信號完整性問題是高速PCB 設計者必需面對的問題。阻抗匹配、合理端接、正確拓撲結構解決信號完整性問題的關鍵。傳輸線上信號的傳輸速度是有限的，信號線的布線長度產生的信號傳輸延時會對信號的時序關系產生影響，所以PCB 上的高速信號的長度以及延時要仔細計算和分析。運用信號完整性分析工具進行布線前后的仿真對于保證信號完整性和縮短設計周期是非常必要的。在PCB 板子已焊接加工完畢后才發現信號質量問題和時序問題，是經費和產品研制時間的浪費。1.1 板上高速信號分析我們設計的是基于PowerPC 的主板，主要由處理器MPC755、北橋MPC107、北橋PowerSpanII、VME 橋CA91C142B 等一些電路組成，上面的高速信號如圖2-1 所示。板上高速信號主要包括：時鐘信號、60X 總線信號、L2 Cache 接口信號、Memory 接口信號、PCI 總線0 信號、PCI 總線1 信號、VME 總線信號。這些信號的布線需要特別注意。由于高速信號較多，布線前后對信號進行了仿真分析，仿真工具采用Mentor 公司的Hyperlynx7.1 仿真軟件，它可以進行布線前仿真和布線后仿真。
上傳時間： 2013-11-17
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Hyperlynx仿真應用:阻抗匹配.下面以一個電路設計為例，簡單介紹一下PCB仿真軟件在設計中的使用。下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面，我們以數據線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導入主芯片DSP的數據線D0腳模型。左鍵點芯片管腳處的標志，出現未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。 3http://bbs.elecfans.com/ 電子技術論壇 http://www.elecfans.com 電子發燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)。現在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：為發現更多的信息，我們使用眼圖觀察。因為時鐘是133M，數據單沿采樣，數據翻轉最高頻率為66.7M，對應位寬為7.58ns。所以設置參數如下：之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數據線沒有串阻可以滿足設計要求，而其他的56位都是一對一，經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求，但有一點需注意，就是寫數據時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小，抗干擾能力差一些，如果調試過程中發現寫RAM會出錯，還需要改版加串阻。
上傳時間： 2013-12-17
上傳用戶：debuchangshi
ART2005板是PC104總線兼容的光電隔離型A/D板。A/D分辨率為12Bit，通過率為100KHZ。 ART2005板上安裝有12Bit分辨率的A/D轉換器。為用戶提供了兩種模擬信號輸入方式：16路單端輸入或8路雙端輸入方式。硬件增益可選1～1000。 A/D轉換器模擬輸入信號范圍： ART2005（ADS7835）：±2.5V，±5V，±10V ART2005A（ADS7818）：0～5V， 0～10V ART2005板支持軟件查詢、中斷申請數據傳輸工作方式。 ART2005與ART2005A只是模擬輸入范圍和數據格式不同，其它完全相同。
上傳時間： 2013-10-20
上傳用戶：fudong911
在某系統碼相關測距中，每一個飛機的詢問信號都可能會成為其他飛機的干擾。在有限的可用功率下，就需要一個可靠和高效的功率控制策略。納什博弈（非合作博弈）理論是適合于功率控制問題的一種理論，是飛機在信噪比和功率利用之間選擇一種均衡。文獻[1]研究了這個問題的納什博弈論策略，得到了一個非線性系統代數方程，并提出了一種定點迭代的功率控制算法。文中研究了一種新的基于牛頓迭代的功率控制策略來解決此類代數方程。仿真結果說明了牛頓迭代算法的效率明顯提高。
上傳時間： 2013-10-13
上傳用戶：AISINI005
介紹一下這個程序的功能： 1，提醒功能。有約會提醒，記念日提醒，每日定時提醒，每周定提醒。 2，定時器。設定小時數，倒數時間，到0時彈出窗口提醒?！?3，秒表。 4，日期計算。計算兩個日期之間的天數，計算多少天后是幾號。 5，倒計時。記錄一個重要的日期，倒數天數。 6，當前日期。顯示當前日期，計算這周是從某天開始的第幾周。 (非原創)
標簽： 程序
上傳時間： 2014-05-26
上傳用戶：熊少鋒
設計一個四路數據選擇器,其功能是將四組不同的數據按要求選擇一個輸出.輸出的那組數據有兩個控制信號決定,其真值表如下: 數據選擇控制端 輸出的數據 Input0 Input1 output 0 0 output0 0 1 output1 1 0 output 2 1 1 output 3
上傳時間： 2015-01-08
上傳用戶：6546544
1:文件說明： ExampleServlet.java 發信JAVA源文件 CSEmail.jar 發信包 com CSEmail.jar 的源文件 2:部署： ExampleServlet.java 發到 WEB-INF/CLASSES/ CSEmail.jar 放到 web-inf/lib/ 3. 修改ExampleServlet.java 中 private String SERVLET_HTTP_PATH = "http://www.yourSite.com/servlet/ 把www.yourSite.com 改成你的網址 4運行： http://www.yourSite.com/servlet/ExampleServlet 填寫你的SMTP郵件服務器和發信端口，還有你在這個郵件服務器上的帳號（不正確發不出信）
標簽： ExampleServlet CSEmail java jar
上傳時間： 2015-01-12
上傳用戶：cx111111
Dotpot PortReady 是一個多線程的端口掃描工具，用于進行狂速端口掃描。它具有極快的速度│ │和方便友好的操作界面，能快速地對大網段范圍進行 Connect方式端口掃描。同時具有獲取端口標識│ │的功能，可以用來快速地獲取端口標識(Banner)，內定對80端口標識進行特別處理,能方便地獲取Web│ │Server類型。PortReady 1.6同時提供Windows圖形版本和控制臺版本，不管是在圖形環境下，還是在│ │控制臺模式中，都可以方便自如地進行端口掃描。 │ │
上傳時間： 2015-02-23
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線程通信 本 文 我 們 將 在VC++4.1 環 境 下 介 紹 一 個 父 進 程 和 其 子 進 程 的 通 信 實 例。 在 父 進 程Parent 窗 口 中 按 一 下 鼠 標 左 鍵， 就 會 產 生 一 個Pipe 和 啟 動 子 進 程Child， 并 從Pipe 一 端 發 送 信 息， 同 時Child 啟 動 后 會 創 建 一 個 工 作 線 程， 專 門 用 來 從 管 道 的 另 一 端 讀 入 數 據。 通 過 父 進 程 菜 單 項 的 控 制 來 改 變 圖 形 形 狀 參 數， 并 傳 給Child 使 之 在 自 己 的 窗 口 中 繪 出 響 應 的 圖 形。 下 面 分 別 就 父 進 程Parent 和 子 進 程Child 來 進 行 說 明。
上傳時間： 2015-02-26
上傳用戶：hopy
usb1.1協議的實現，usb設備端的開發
上傳時間： 2015-03-05
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