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verilog HDL

verilog HDL 編寫(xiě)的PWM

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王金明的Verilog HDL程序集合

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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述　　

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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器　　9.2.1 LCD顯示單元的工作原理　　9.2.2 顯示邏輯設(shè)計(jì)的思路與流程　　9.

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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示　　9.3.1 脈沖計(jì)數(shù)器的工作原理　　9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.3.3 parameter的使用

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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示　　9.4.1 脈沖頻率的測(cè)量原理　　9.4.2 頻率計(jì)的工作原理　　9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)

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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測(cè)量與顯示　　9.5.1 脈沖周期的測(cè)量原理　　9.5.2 周期計(jì)的工作原理　　9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)

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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示　　9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理　　9.6.2 高低電平持續(xù)時(shí)間測(cè)量模

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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制　　9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號(hào) 　　9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖　　9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖

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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示　　9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 　　9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 　　9

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