研究了一種利用corid 算法的矢量及旋轉(zhuǎn)模式對(duì)載波同步中相位偏移進(jìn)行估計(jì)并校正的方法.設(shè)計(jì)并實(shí)現(xiàn)了基于corid 算法的數(shù)字鎖相環(huán).通過仿真驗(yàn)證了設(shè)計(jì)的有效性和高效性.
標(biāo)簽： 載波同步 設(shè)計(jì)方案 鎖相環(huán)
上傳時(shí)間： 2013-11-21
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設(shè)計(jì)了一種用于高速ADC中的全差分套筒式運(yùn)算放大器.從ADC的應(yīng)用指標(biāo)出發(fā),確定了設(shè)計(jì)目標(biāo),利用開關(guān)電容共模反饋、增益增強(qiáng)等技術(shù)實(shí)現(xiàn)了一個(gè)可用于12 bit精度、100 MHz采樣頻率的高速流水線(Pipelined)ADC中的運(yùn)算放大器.基于SMIC 0.13 μm,3.3 V工藝,Spectre仿真結(jié)果表明,該運(yùn)放可以達(dá)到105.8 dB的增益,單位增益帶寬達(dá)到983.6 MHz,而功耗僅為26.2 mW.運(yùn)放在4 ns的時(shí)間內(nèi)可以達(dá)到0.01%的建立精度,滿足系統(tǒng)設(shè)計(jì)要求.
標(biāo)簽： 增益 增強(qiáng)型 運(yùn)算放大器
上傳時(shí)間： 2013-10-16
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為解決ISM頻段低噪聲放大器降低失配與減小噪聲之間的矛盾,提出了一種改善放大器性能的設(shè)計(jì)方法.分析了單項(xiàng)參數(shù)的變化規(guī)律,提出了提高綜合性能的方法,給出了放大器封裝模型的電路結(jié)構(gòu).對(duì)射頻放大器SP模型和封裝模型進(jìn)行仿真.仿真結(jié)果表明,輸入和輸出匹配網(wǎng)絡(luò)對(duì)放大器的性能有影響,所提出的設(shè)計(jì)方法能有效分配性能指標(biāo),為改善ISM頻段低噪聲放大器的性能提出了一種新的途徑
標(biāo)簽： ISM 頻段 低噪聲放大器 設(shè)計(jì)方法
上傳時(shí)間： 2013-11-10
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一、實(shí)驗(yàn)?zāi)康? 1.觀察RC電路充放電過程，掌握時(shí)間常數(shù)的測(cè)量方法。 2.研究RC積分電路和微分電路的特點(diǎn)。 二、實(shí)驗(yàn)任務(wù) 1.觀察記錄圖示電路的放電過程。求出時(shí)間常數(shù)τ。 2.設(shè)計(jì)時(shí)間常數(shù)τ為1ms的RC積分電路和微分電路，用示波器觀察在脈沖信號(hào)源周期不同(與時(shí)間常數(shù)相比，即輸入脈沖寬度T<<τ、T=τ、T>>τ)時(shí)的電路輸出，記錄輸入、輸出波形。
上傳時(shí)間： 2013-10-25
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提出了一種改進(jìn)的基于直接頻率合成技術(shù)（DDS）的任意波形發(fā)生器在現(xiàn)場(chǎng)可編程門陣列（FPGA）上的實(shí)現(xiàn)方法。首先將三角波、正弦波、方波和升/降鋸齒波的波形數(shù)據(jù)寫入片外存儲(chǔ)器，當(dāng)調(diào)用時(shí)再將相應(yīng)的數(shù)據(jù)移入FPGA的片上RAM，取代分區(qū)塊的將所有類型波形數(shù)據(jù)同時(shí)存儲(chǔ)在片上RAM中的傳統(tǒng)方法；再利用正弦波和三角波的波形在4個(gè)象限的對(duì)稱性以及鋸齒波的線性特性，通過硬件反相器對(duì)波形數(shù)據(jù)和尋址地址值進(jìn)行處理，實(shí)現(xiàn)了以1/4的數(shù)據(jù)量還原出精度不變的模擬信號(hào)，從而將整體的存儲(chǔ)量減小為原始設(shè)計(jì)方案的5%。經(jīng)驗(yàn)證，這種改進(jìn)方法正確可行，能夠大大降低開發(fā)成本。
標(biāo)簽： DDS ROM 任意波形發(fā)生器
上傳時(shí)間： 2013-12-25
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一款手機(jī)PCB文件，給想從事手機(jī)行業(yè)的新手練習(xí)。
上傳時(shí)間： 2013-11-01
上傳用戶：lindor
一款模擬電路軟件
上傳時(shí)間： 2013-10-29
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PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
上傳用戶：pei5
根據(jù)汽車發(fā)動(dòng)機(jī)控制芯片的工作環(huán)境，針對(duì)常見的溫度失效問題，提出了一種應(yīng)用在發(fā)動(dòng)機(jī)控制芯片中的帶隙基準(zhǔn)電壓源電路。該電路采用0.18 μm CMOS工藝，采用電流型帶隙基準(zhǔn)電壓源結(jié)構(gòu)，具有適應(yīng)低電源電壓、電源抑制比高的特點(diǎn)。同時(shí)還提出一種使用不同溫度系數(shù)的電阻進(jìn)行高階補(bǔ)償?shù)姆椒ǎ瑢?shí)現(xiàn)了較寬溫度范圍內(nèi)的低溫度系數(shù)。仿真結(jié)果表明，該帶隙基準(zhǔn)電路在-50℃~+125℃的溫度范圍內(nèi)，實(shí)現(xiàn)平均輸出電壓誤差僅5.2 ppm/℃，可用于要求極端嚴(yán)格的發(fā)動(dòng)機(jī)溫度環(huán)境。該電路電源共模抑制比最大為99 dB，可以有效緩解由發(fā)動(dòng)機(jī)在不同工況下產(chǎn)生的電源紋波對(duì)輸出參考電壓的影響。
標(biāo)簽： 發(fā)動(dòng)機(jī) 溫差 基準(zhǔn)電壓源 環(huán)境
上傳時(shí)間： 2014-01-09
上傳用戶：ecooo
出了一種新型的低成本單相在線不間斷電源（UPS）。該系統(tǒng)包括具有功率因數(shù)校正（PFC）功能的整流/升壓轉(zhuǎn)換器和連接到DC-Link總線的兩橋臂逆變器，電池組通過一個(gè)非常簡(jiǎn)單的系統(tǒng)可直接連接到DC-Link總線。采用6開關(guān)管的架構(gòu)，相對(duì)于傳統(tǒng)的8開關(guān)管全橋拓?fù)浣Y(jié)構(gòu)的系統(tǒng)降低了成本。即使在非線性負(fù)載下，該系統(tǒng)仍具有功率密度高和高品質(zhì)輸出電壓的特點(diǎn)。最后詳細(xì)描述了電路操作、分析以及模擬和實(shí)驗(yàn)結(jié)果。
上傳時(shí)間： 2013-11-04
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