隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號(hào)處理能力不斷提高，基于軟件無(wú)線電技術(shù)的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應(yīng)用。軟件無(wú)線電的基本思想是以一個(gè)通用、標(biāo)準(zhǔn)、模塊化的硬件系統(tǒng)作為其應(yīng)用平臺(tái)，把盡可能多的無(wú)線及個(gè)人通信和信號(hào)處理的功能用軟件來(lái)實(shí)現(xiàn)，從而將無(wú)線通信新系統(tǒng)、新產(chǎn)品的開(kāi)發(fā)逐步轉(zhuǎn)移到軟件上來(lái)。另一方面，現(xiàn)代信號(hào)處理系統(tǒng)對(duì)數(shù)據(jù)的處理速度、處理精度和動(dòng)態(tài)范圍的要求也越來(lái)越高，需要每秒完成幾千萬(wàn)到幾百億次運(yùn)算。因此研制具備高速實(shí)時(shí)信號(hào)處理能力的通用硬件平臺(tái)越來(lái)越受到業(yè)界的重視。 @@ 目前的高速實(shí)時(shí)信號(hào)處理系統(tǒng)一般均采用DSP+FPGA的架構(gòu)，其中DSP主要負(fù)責(zé)完成系統(tǒng)通信和基帶信號(hào)處理算法，而FPGA主要完成信號(hào)預(yù)處理等前端算法，并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實(shí)時(shí)信號(hào)處理系統(tǒng)的FPGA軟件設(shè)計(jì)。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實(shí)時(shí)信號(hào)處理系統(tǒng)的架構(gòu)。綜合考慮各方面因素，作者選擇使用兩片ADSP-TS201浮點(diǎn)DSP以混合耦合模型構(gòu)成系統(tǒng)信號(hào)處理核心；以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口，包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設(shè)接口。此外，作者還選擇了ADSP-BF533定點(diǎn)DSP加入系統(tǒng)當(dāng)中以擴(kuò)展系統(tǒng)音視頻信號(hào)處理能力，體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)正逐漸成為現(xiàn)代FPGA應(yīng)用的一個(gè)熱點(diǎn)。結(jié)合課題需要，作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內(nèi)設(shè)計(jì)了一個(gè)嵌入式系統(tǒng)，完成了對(duì)CF卡、DDR2 SDRAM存儲(chǔ)器的讀寫(xiě)控制，并利用片內(nèi)集成的三態(tài)以太網(wǎng)MAC硬核模塊，實(shí)現(xiàn)了系統(tǒng)與上位PC機(jī)之間的以太網(wǎng)通信鏈路。此外，為擴(kuò)展系統(tǒng)功能，適應(yīng)未來(lái)可能的軟件升級(jí)，進(jìn)一步提高系統(tǒng)的通用性，還將嵌入式實(shí)時(shí)操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后，作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設(shè)計(jì)的關(guān)鍵技術(shù)和基本的設(shè)計(jì)方法，充分體現(xiàn)了目前高速實(shí)時(shí)信號(hào)處理系統(tǒng)的發(fā)展要求和趨勢(shì)。 @@關(guān)鍵詞：高速實(shí)時(shí)信號(hào)處理；FPGA；Virtex-5；嵌入式系統(tǒng)；MicroBlaze
標(biāo)簽： FPGA 實(shí)時(shí)信號(hào) 處理系統(tǒng)
上傳時(shí)間： 2013-05-17
上傳用戶：wangchong
現(xiàn)代社會(huì)信息量爆炸式增長(zhǎng)，由于網(wǎng)絡(luò)、多媒體等新技術(shù)的發(fā)展，用戶對(duì)帶寬和速度的需求快速增加。并行傳輸技術(shù)由于時(shí)鐘抖動(dòng)和偏移，以及PCB布線的困難，使得傳輸速率的進(jìn)一步提升面臨設(shè)計(jì)的極限；而高速串行通信技術(shù)憑借其帶寬大、抗干擾性強(qiáng)和接口簡(jiǎn)單等優(yōu)勢(shì)，正迅速取代傳統(tǒng)的并行技術(shù)，成為業(yè)界的主流。 本論文針對(duì)目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進(jìn)行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺(tái)進(jìn)行仿真設(shè)計(jì)。本論文的主要工作是以某低成本相控陣?yán)走_(dá)信號(hào)處理機(jī)為設(shè)計(jì)平臺(tái)，在其中的一塊信號(hào)處理板上，進(jìn)行了基于LVDS(Low VoltageDifferential Signal)技術(shù)的高速LinkPort(鏈路口)設(shè)計(jì)和基于CML(Current ModeLogic)技術(shù)的Rocket I/O高速串行接口設(shè)計(jì)。首先在FPGA的軟件中進(jìn)行程序設(shè)計(jì)和功能、時(shí)序的仿真，當(dāng)仿真驗(yàn)證通過(guò)之后，重點(diǎn)是在硬件平臺(tái)上進(jìn)行調(diào)試。硬件調(diào)試驗(yàn)證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進(jìn)行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設(shè)計(jì)的正確性。并且在硬件調(diào)試時(shí)對(duì)Rocket IO GTP收發(fā)器進(jìn)行回環(huán)設(shè)計(jì)，經(jīng)過(guò)回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-04-24
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高速、高精度已經(jīng)成為伺服驅(qū)動(dòng)系統(tǒng)的發(fā)展趨勢(shì)，而位置檢測(cè)環(huán)節(jié)是決定伺服系統(tǒng)高速、高精度性能的關(guān)鍵環(huán)節(jié)之一。光電編碼器作為伺服驅(qū)動(dòng)系統(tǒng)中常用的檢測(cè)裝置，根據(jù)結(jié)構(gòu)和原理的不同分為增量式和絕對(duì)式。本文從原理上對(duì)增量式光電編碼器和絕對(duì)式光電編碼器做了深入的分析，通過(guò)對(duì)比它們的特性，得出了絕對(duì)式光電編碼器更適合高速、高精度伺服驅(qū)動(dòng)系統(tǒng)的結(jié)論。 絕對(duì)式光電編碼器精度高、位數(shù)多的特點(diǎn)決定其通信方式只能采取串行傳輸方式，且由相應(yīng)的通信協(xié)議控制信息的傳輸。本文首先針對(duì)編碼器主要生產(chǎn)廠商日本多摩川公司的絕對(duì)式光電編碼器，深入研究了通信協(xié)議相關(guān)的硬件電路、數(shù)據(jù)幀格式、時(shí)序等。隨后介紹了新興的電子器件FPGA及其開(kāi)發(fā)語(yǔ)言硬件描述語(yǔ)言Verilog HDL，并對(duì)基于FPGA的絕對(duì)式編碼器通信接口電路做了可行性的分析。在此基礎(chǔ)上，采用自頂向下的設(shè)計(jì)方法，將整個(gè)接口電路劃分成發(fā)送模塊、接收模塊、序列控制模塊等多個(gè)模塊，各個(gè)模塊采用Verilog語(yǔ)言進(jìn)行描述設(shè)計(jì)編碼器接口電路。最終的設(shè)計(jì)在相關(guān)硬件電路上實(shí)現(xiàn)。最后，通過(guò)在TMS320F2812伺服控制平臺(tái)上編寫(xiě)的硬件驅(qū)動(dòng)程序驗(yàn)證了整個(gè)設(shè)計(jì)的各項(xiàng)功能，達(dá)到了設(shè)計(jì)的要求。
上傳時(shí)間： 2013-07-11
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國(guó)家863項(xiàng)目“飛行控制計(jì)算機(jī)系統(tǒng)FC通信卡研制”的任務(wù)是研究設(shè)計(jì)符合CPCI總線標(biāo)準(zhǔn)的FC通信卡。本課題是這個(gè)項(xiàng)目的進(jìn)一步引伸，用于設(shè)計(jì)SCI串行通信接口，以實(shí)現(xiàn)環(huán)上多計(jì)算機(jī)系統(tǒng)間的高速串行通信。 本文以此項(xiàng)目為背景，對(duì)基于FPGA的SCI串行通信接口進(jìn)行研究與實(shí)現(xiàn)。論文先概述SCI協(xié)議，接著對(duì)SCI串行通信接口的兩個(gè)模塊：SCI節(jié)點(diǎn)模型模塊和CPCI總線接口模塊的功能和實(shí)現(xiàn)進(jìn)行了詳細(xì)的論述。 SCI節(jié)模型包含Aurora收發(fā)模塊、中斷進(jìn)程、旁路FIFO、接受和發(fā)送存儲(chǔ)器、地址解碼、MUX。在SCI節(jié)點(diǎn)模型的實(shí)現(xiàn)上，利用FPGA內(nèi)嵌的RocketIO高速串行收發(fā)器實(shí)現(xiàn)主機(jī)之間的高速串行通信，并利用Aurora IP核實(shí)現(xiàn)了Aurora鏈路層協(xié)議；設(shè)計(jì)一個(gè)同步FIFO實(shí)現(xiàn)旁路FIFO；利用FPGA上的塊RAM實(shí)現(xiàn)發(fā)送和接收存儲(chǔ)器；中斷進(jìn)程、地址解碼和多路復(fù)合分別在控制邏輯中實(shí)現(xiàn)。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個(gè)部分。本課題中，采用FPGA+PCI軟核的方法來(lái)實(shí)現(xiàn)CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負(fù)責(zé)對(duì)PCI核進(jìn)行配置，得到用戶需要的PCI核；用戶邏輯模塊負(fù)責(zé)實(shí)現(xiàn)整個(gè)通信接口具體的內(nèi)部邏輯功能；并引入中斷機(jī)制來(lái)提高SCI通信接口與主機(jī)之間數(shù)據(jù)交換的速率。 設(shè)計(jì)選用硬件描述語(yǔ)言VerilogHDL和VHDL，在開(kāi)發(fā)工具Xilinx ISE7.1中完成整個(gè)系統(tǒng)的設(shè)計(jì)、綜合、布局布線，利用Modelsim進(jìn)行功能及時(shí)序仿真，使用DriverWorks為SCI串行通信接口編寫(xiě)WinXP下的驅(qū)動(dòng)程序，用VC++6.0編寫(xiě)相應(yīng)的測(cè)試應(yīng)用程序。最后，將FPGA設(shè)計(jì)下載到FC通信卡中運(yùn)行，并利用ISE內(nèi)嵌的ChipScope Pro虛擬邏輯分析儀對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證，運(yùn)行結(jié)果正常。 文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進(jìn)一步完善的地方。
上傳時(shí)間： 2013-04-24
上傳用戶：竺羽翎2222
電力線通信技術(shù)利用分布廣泛的低壓電力線作為通信信道，實(shí)現(xiàn)internet高速互連，為用戶提供互聯(lián)網(wǎng)訪問(wèn)、視頻點(diǎn)播等服務(wù)，形成包括電力在內(nèi)的“四網(wǎng)合一”，目前正受到人們的關(guān)注。利用該技術(shù)，可以在居民區(qū)內(nèi)建立寬帶接入網(wǎng)，也可以利用遍布家庭各個(gè)房間的電源插座組成家庭局域網(wǎng)。但是電力線是傳輸電能的，因此通過(guò)電力線傳輸數(shù)據(jù)有許多的問(wèn)題需要解決。 OFDM(正交頻分復(fù)用)技術(shù)是實(shí)現(xiàn)電力線通信的一項(xiàng)熱門(mén)技術(shù)。OFDM采用添加循環(huán)前綴的技術(shù)，能有效地降低ICI(信道間干擾)和ISI(碼間干擾)。同時(shí)通過(guò)使用正交的子信道，大大提高了頻譜資源利用率。FPGA作為可編程邏輯器件，具有設(shè)計(jì)時(shí)間短、投資少、風(fēng)險(xiǎn)小的特點(diǎn)，而且可以反復(fù)修改，反復(fù)編程，直到完全滿足需要，具有其他方式無(wú)可比擬的方便性和靈活性，能夠加速數(shù)字系統(tǒng)的研發(fā)速度。本文著重研究了OFDM同步技術(shù)在FPGA上的實(shí)現(xiàn)。本論文主要是在項(xiàng)目組工作的基礎(chǔ)上構(gòu)造雙路信號(hào)數(shù)據(jù)糾正算法流程，提出最佳采樣點(diǎn)與載波相位估計(jì)算法，完善中各個(gè)子模塊算法的硬件設(shè)計(jì)流程。內(nèi)容安排如下：第一章介紹OFDM(正交頻分復(fù)用)技術(shù)的發(fā)展歷史、技術(shù)原理。第二章介紹了PLD的分類(lèi)、工藝和結(jié)構(gòu)特點(diǎn)，以及FPGA的開(kāi)發(fā)環(huán)境、開(kāi)發(fā)流程和Verilog語(yǔ)言的特點(diǎn)。第三章對(duì)OFDM系統(tǒng)的同步模塊進(jìn)行詳細(xì)的闡述。第四章是OFDM同步算法的在FPGA上的實(shí)現(xiàn)，對(duì)各個(gè)子模塊進(jìn)行仿真，給出了仿真波形圖和系統(tǒng)性能分析。最后，第五章總結(jié)了全文的工作，對(duì)OFDM技術(shù)的實(shí)現(xiàn)需要進(jìn)一步完善的方面與后續(xù)工作進(jìn)行了探討。
標(biāo)簽： OFDM FPGA PLC 通信系統(tǒng)
上傳時(shí)間： 2013-04-24
上傳用戶：hgy9473
由于信道中存在干擾,數(shù)字信號(hào)在信道中傳輸?shù)倪^(guò)程中會(huì)產(chǎn)生誤碼.為了提高通信質(zhì)量,保證通信的正確性和可靠性,通常采用差錯(cuò)控制的方法來(lái)糾正傳輸過(guò)程中的錯(cuò)誤.本文的目的就是研究如何通過(guò)差錯(cuò)控制的方法以提高通信質(zhì)量,保證傳輸?shù)恼_性和可靠性.重點(diǎn)研究一種信道編解碼的算法和邏輯電路的實(shí)現(xiàn)方法,并在硬件上驗(yàn)證,利用碼流傳輸?shù)臏y(cè)試方法,對(duì)設(shè)計(jì)進(jìn)行測(cè)試.在以上的研究基礎(chǔ)之上,橫向擴(kuò)展和課題相關(guān)問(wèn)題的研究,包括FPGA實(shí)現(xiàn)和高速硬件電路設(shè)計(jì)等方面的研究. 糾錯(cuò)碼技術(shù)是一種通過(guò)增加一定的冗余信息來(lái)提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯(cuò)碼,在線性分組碼中,它具有最強(qiáng)的糾錯(cuò)能力,既能糾正隨機(jī)錯(cuò)誤,也能糾正突發(fā)錯(cuò)誤.在深空通信,移動(dòng)通信以及數(shù)字視頻廣播等系統(tǒng)中具有廣泛的應(yīng)用,隨著RS編碼和解碼算法的改進(jìn)和相關(guān)的硬件實(shí)現(xiàn)技術(shù)的發(fā)展,RS碼在實(shí)際中的應(yīng)用也將更加廣泛. 在研究中,對(duì)所研究的問(wèn)題進(jìn)行分解,集中精力研究課題中的重點(diǎn)和難點(diǎn),在各個(gè)模塊成功實(shí)現(xiàn)的基礎(chǔ)上,成功的進(jìn)行系統(tǒng)組合,協(xié)調(diào)各個(gè)模塊穩(wěn)定的工作. 在本文中的EDA設(shè)計(jì)中,使用了自頂向下的設(shè)計(jì)方法,編解碼算法每一個(gè)子模塊分開(kāi)進(jìn)行設(shè)計(jì),最后在頂層進(jìn)行元件例化,正確實(shí)現(xiàn)了編碼和解碼的功能. 本文首先介紹相關(guān)的數(shù)字通信背景；接著提出糾錯(cuò)碼的設(shè)計(jì)方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實(shí)現(xiàn)方法,RTL代碼編寫(xiě)和邏輯仿真以及時(shí)序仿真,并討論了FPGA設(shè)計(jì)的一般性準(zhǔn)則以及高速數(shù)字電路設(shè)計(jì)的一些常用方法和注意事項(xiàng)；最后設(shè)計(jì)基于FPGA的硬件電路平臺(tái),并利用靜態(tài)和動(dòng)態(tài)的方法對(duì)編解碼算法進(jìn)行測(cè)試. 通過(guò)對(duì)編碼和解碼算法的充分理解,本人使用Verilog HDL語(yǔ)言對(duì)算法進(jìn)行了RTL描述,在Altera公司Cyclone系列FPGA平臺(tái)上面實(shí)現(xiàn)了編碼和解碼算法. 其中,編碼的最高工作頻率達(dá)到158MHz,解碼的最高工作頻率達(dá)到91MHz.在進(jìn)行硬件調(diào)試的時(shí)候,整個(gè)系統(tǒng)工作在30MHz的時(shí)鐘頻率下,通過(guò)了硬件上的靜態(tài)測(cè)試和動(dòng)態(tài)測(cè)試,并能夠正確實(shí)現(xiàn)預(yù)期的糾錯(cuò)功能.
上傳時(shí)間： 2013-07-01
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CAN-bus(Corltroller Area Network)即控制器局域網(wǎng)，是國(guó)際上應(yīng)用最廣泛的現(xiàn)場(chǎng)總線之一。它是一種多主方式的串行通訊總線，在工業(yè)控制通訊方面擁有高位速率，高抗電磁干擾性，而且能夠檢測(cè)出產(chǎn)生的任何錯(cuò)誤。作為一種靈活，可靠的通訊系統(tǒng)，CAN總線已被廣泛運(yùn)用于各個(gè)工業(yè)控制現(xiàn)場(chǎng)。 基于FPGA+DSP的CAN總線通訊系統(tǒng)設(shè)計(jì)主要目標(biāo)是完成CAN總線的多節(jié)點(diǎn)可靠高速性傳輸，通過(guò)各節(jié)點(diǎn)之間的數(shù)據(jù)通信以及結(jié)點(diǎn)處理單元內(nèi)部對(duì)數(shù)據(jù)的處理實(shí)現(xiàn)整個(gè)通信系統(tǒng)間各個(gè)單元的協(xié)同工作。 本論文中的 CAN 總線通訊系統(tǒng)是完成紅外目標(biāo)探測(cè)系統(tǒng)和控制系統(tǒng)與圖像處理系統(tǒng)的實(shí)時(shí)通信，其硬件部分采用 DSP+FPGA 作為核心通訊處理單元，通過(guò)對(duì) DSP硬件編程和FPGA邏輯模塊的設(shè)計(jì)實(shí)現(xiàn)了在處理單元外部CAN總線多節(jié)點(diǎn)之間的信息可靠性傳輸以及處理單元內(nèi)部DSP和FPGA基于SPI的串行通信，從而完成了在FPGA中對(duì)CAN總線數(shù)據(jù)的處理和運(yùn)用。
標(biāo)簽： DSPFPGA CAN 總線 數(shù)據(jù)通信系統(tǒng)
上傳時(shí)間： 2013-05-23
上傳用戶：dyy618
本文研制的數(shù)據(jù)采集器，用于采集導(dǎo)彈過(guò)載模擬試車(chē)臺(tái)的各種參數(shù),來(lái)評(píng)價(jià)導(dǎo)彈在飛行過(guò)程中的性能，由于試車(chē)臺(tái)是高速旋轉(zhuǎn)體，其工作環(huán)境惡劣，受電磁干擾大，而且設(shè)備要求高，如果遇到設(shè)備故障或設(shè)備事故，其損失相當(dāng)巨大，保證設(shè)備的安全性和可靠性較為困難。 本文在分析數(shù)字通信技術(shù)的基礎(chǔ)上，選用了基于現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)采用脈沖編碼調(diào)制(PCM)通信實(shí)現(xiàn)多路數(shù)據(jù)采集器的設(shè)計(jì)，其優(yōu)點(diǎn)是FPGA技術(shù)在數(shù)據(jù)采集器中可以進(jìn)行模塊化設(shè)計(jì)，增加了系統(tǒng)的抗干擾性、靈活性和適應(yīng)性，并且可以將整個(gè)PCM通信系統(tǒng)設(shè)計(jì)成可編程序系統(tǒng)，用戶只要稍加變更程序，則系統(tǒng)的被測(cè)路數(shù)、幀結(jié)構(gòu)、碼速率、標(biāo)度等均可改變以適應(yīng)任何場(chǎng)合。并且采用合理的糾錯(cuò)和加密編碼能夠?qū)崿F(xiàn)數(shù)據(jù)在傳輸工程中的完整性和安全性。 通過(guò)對(duì)PCM通信的特點(diǎn)研究，研制了一套集采集與傳輸?shù)南到y(tǒng)。文章給出了各個(gè)模塊的具體建模與設(shè)計(jì)，系統(tǒng)采用的是FPGA技術(shù)來(lái)實(shí)現(xiàn)數(shù)據(jù)采集和信號(hào)處理，采用VHDL實(shí)現(xiàn)了數(shù)字復(fù)接器和分接器、編解碼器、調(diào)制與解調(diào)模塊的建模與設(shè)計(jì)。采用基于NiosII實(shí)現(xiàn)串口通訊，構(gòu)建了實(shí)時(shí)性和準(zhǔn)確性通信網(wǎng)絡(luò)，實(shí)現(xiàn)了數(shù)據(jù)的采集。 測(cè)試數(shù)據(jù)和數(shù)據(jù)采集的實(shí)驗(yàn)結(jié)果證明，采用FPGA技術(shù)實(shí)現(xiàn)PCM信號(hào)的編碼、傳輸、解碼，能夠有較強(qiáng)的抗干擾性、抗噪聲性能好、差錯(cuò)可控、易加密、易與現(xiàn)代技術(shù)結(jié)合，并且誤碼率較低，要遠(yuǎn)遠(yuǎn)優(yōu)于傳統(tǒng)的方法。
標(biāo)簽： FPGA PCM 通信實(shí)現(xiàn) 多路
上傳時(shí)間： 2013-04-24
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數(shù)字語(yǔ)音通信是當(dāng)前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務(wù)。語(yǔ)音信號(hào)壓縮編碼是數(shù)字語(yǔ)音信號(hào)處理的一個(gè)方面，它和通信領(lǐng)域聯(lián)系最為密切。在現(xiàn)有的語(yǔ)音編碼中，美國(guó)聯(lián)邦標(biāo)準(zhǔn)混合激勵(lì)線性預(yù)測(cè)（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語(yǔ)音質(zhì)量，具有廣闊的應(yīng)用前景。 FPGA作為一種快速、高效的硬件平臺(tái)在數(shù)字信號(hào)處理和通信領(lǐng)域具有著獨(dú)特的優(yōu)勢(shì)?，F(xiàn)代大容量、高速度的FPGA一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理可以很好地解決并行性和速度問(wèn)題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測(cè)試及硬件升級(jí)。 本論文闡述了一種基于FPGA的混合激勵(lì)線性預(yù)測(cè)聲碼器的研究與設(shè)計(jì)。首先介紹了語(yǔ)音編碼研究的發(fā)展?fàn)顩r以及低速率語(yǔ)音編碼研究的意義，接著在對(duì)MELP算法進(jìn)行深入分析的基礎(chǔ)上，提出了利用DSP Builder在Matlab中建模的思路及實(shí)現(xiàn)過(guò)程，最后本文把重點(diǎn)放在MELP聲碼器的編解碼器設(shè)計(jì)上，利用DSP Builder、QuartusⅡ分別設(shè)計(jì)了其中的濾波器、分幀加窗處理、線性預(yù)測(cè)分析等關(guān)鍵模塊。 在Simulink環(huán)境下運(yùn)用SignalCompiler對(duì)編解碼系統(tǒng)進(jìn)行功能仿真，為了便于仿真，系統(tǒng)中沒(méi)有設(shè)計(jì)的模塊在Simulink中用數(shù)學(xué)模型代替，仿真結(jié)果表明，合成語(yǔ)音信號(hào)與原始信號(hào)很好的擬合，系統(tǒng)編解碼后語(yǔ)音質(zhì)量基本良好。
上傳時(shí)間： 2013-06-02
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CCSDS組織(空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì))于2005年公布了新的圖像壓縮標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)算法采用基于小波變換的比特平面編碼方法，支持無(wú)損有損壓縮編碼和精確碼率控制并具有較好的抗誤碼能力和非常高的圖像壓縮性能，能滿足實(shí)際應(yīng)用中的多種需求。同時(shí)該算法具有較低的算法復(fù)雜度，易于低功耗硬件實(shí)現(xiàn)，并且對(duì)航天圖像具有較高的適應(yīng)性，因此，在航天應(yīng)用方面具有廣闊的前景。 本論文主要針對(duì)CCSDS圖像壓縮算法的FPGA硬件實(shí)現(xiàn)，在有限的硬件資源下，提出高速高效的CCSDS圖像壓縮編碼器設(shè)計(jì)方案并在已有的FPGA硬件平臺(tái)上加以實(shí)現(xiàn)。本文首先對(duì)CCSDS圖像壓縮算法的編碼原理進(jìn)行詳細(xì)介紹；然后提出DWT、BPE和碼流組織這三大模塊的并行化硬件實(shí)現(xiàn)方案，并給出了進(jìn)行批量仿真測(cè)試的仿真平臺(tái)設(shè)計(jì)方案。最后在Xilinx VIRTEX-II FPGA平臺(tái)上經(jīng)過(guò)成功驗(yàn)證，測(cè)試結(jié)果表明系統(tǒng)各項(xiàng)技術(shù)指標(biāo)可滿足星載圖像壓縮的要求。
標(biāo)簽： CCSDS 算法 星載 圖像壓縮系統(tǒng)
上傳時(shí)間： 2013-06-13
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