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高速數(shù)字電路設(shè)計

  • PADS BlazeRouter功能簡介之交互式高速PCB設(shè)計

    PADS高級教程，PADS BlazeRouter功能簡介之交互式高速PCB設(shè)計。 ? BlazeRouter設(shè)計環(huán)境

    標(biāo)簽： BlazeRouter PADS PCB 交互式

    上傳時間： 2013-11-12

    上傳用戶：hn891122

  • 高速PCB設(shè)計常見問題

    高速PCB設(shè)計常見問題

    標(biāo)簽： PCB

    上傳時間： 2015-01-01

    上傳用戶：guojin_0704

  • 七天玩轉(zhuǎn)Altera：學(xué)習(xí)FPGA必經(jīng)之路

             七天玩轉(zhuǎn)Altera：學(xué)習(xí)FPGA必經(jīng)之路包括基礎(chǔ)篇、時序篇和驗證篇三個部分。

    標(biāo)簽： Altera FPGA

    上傳時間： 2013-11-13

    上傳用戶：yyyyyyyyyy

  • 基于SPI接口和FIFO緩沖器的大容量高速實時數(shù)據(jù)存儲方案

    大容量高速實時數(shù)據(jù)存儲方案

    標(biāo)簽： FIFO SPI 接口 大容量

    上傳時間： 2014-01-04

    上傳用戶：herog3

  • 專家關(guān)于高速線路的布線問題解答

    專家關(guān)于高速線路的布線問題解答

    標(biāo)簽： 家 高速線路 布線

    上傳時間： 2014-01-02

    上傳用戶：wuchunwu

  • 基于高速FPGA的PCB設(shè)計技巧

         基于高速FPGA 的PCB 設(shè)計技巧     如果高速PCB 設(shè)計能夠像連接原理圖節(jié)點那樣簡單，以及像在計算機(jī)顯示器上所看到的那樣優(yōu)美的話，那將是一件多么美好的事情。然而，除非設(shè)計師初入PCB 設(shè)計，或者是極度的幸運，實際的PCB 設(shè)計通常不像他們所從事的電路設(shè)計那樣輕松。在設(shè)計最終能夠正常工作、有人對性能作出肯定之前，PCB設(shè)計師都面臨著許多新的挑戰(zhàn)。這正是目前高速PCB設(shè)計的現(xiàn)狀–設(shè)計規(guī)則和設(shè)計指南不斷發(fā)展，如果幸運的話，它們會形成一個成功的解決方案。

    標(biāo)簽： FPGA PCB 設(shè)計技巧

    上傳時間： 2013-11-08

    上傳用戶：ly1994

  • 高速PCB設(shè)計指南(21IC pcb區(qū)精華)

    高速PCB設(shè)計指南(21IC pcb區(qū)精華)

    標(biāo)簽： PCB pcb 21 IC

    上傳時間： 2013-10-14

    上傳用戶：shaojie2080

  • 高速ADC PCB布局布線技巧

    在當(dāng)今的工業(yè)領(lǐng)域，系統(tǒng)電路板布局已成為設(shè)計本身的一個組成部分。因此，設(shè)計工程師必須了解影響高速信號鏈設(shè)計性能的機(jī)制。在高速模擬信號鏈設(shè)計中，印刷電路板(PCB)布局布線需要考慮許多選項，有些選項比其它選項更重要，有些選項則取決于應(yīng)用。最終的答案各不相同，但在所有情況下，設(shè)計工程師都應(yīng)盡量消除最佳做法的誤差，而不要過分計較布局布線的每一個細(xì)節(jié)。本應(yīng)用筆記提供的信息對設(shè)計工程師的下一個高速設(shè)計項目會有所幫助。

    標(biāo)簽： ADC PCB 布局 布線技巧

    上傳時間： 2013-10-10

    上傳用戶：杏簾在望

  • 高速PCB經(jīng)驗與技巧

    EDA技術(shù)已經(jīng)研發(fā)出一整套高速PCB和電路板級系統(tǒng)的設(shè)計分析工具和方法學(xué)，這些技術(shù)涵蓋高速電路設(shè)計分析的方方面面：靜態(tài)時序分析、信號完整性分析、EMI/EMC設(shè)計、地彈反射分析、功率分析以及高速布線器。

    標(biāo)簽： PCB 經(jīng)驗

    上傳時間： 2013-10-30

    上傳用戶：ljd123456

  • Cadence高速PCB設(shè)計

      簡要闡述了高速PCB設(shè)計的主要內(nèi)容, 并結(jié)合Cadence軟件介紹其解決方案比較了傳統(tǒng)高速設(shè)計方法與以Cadence為代表的現(xiàn)代高速PCB設(shè)計方法的主要差異指出在進(jìn)行高速設(shè)計過程中必須借助于EDA軟件工具進(jìn)行定性和定童分析, 進(jìn)行仿真測試, 才能保證設(shè)計成功

    標(biāo)簽： Cadence PCB

    上傳時間： 2013-11-05

    上傳用戶：xiaoxiang

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