提出了一種基于LPC2142且具有USB (通用串行總線) 接口的高速數(shù)據(jù)采集卡的設計方案，給出了基于ARM7處理器LPC2142和FPGA芯片的軟硬件設計方法，該設計方案解決了高速實時信號與接口總線之間的速度兼容問題。關鍵詞 USB 高速數(shù)據(jù)采集卡 LabVIEW uC/OS-II 速度兼容
上傳時間： 2013-11-09
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隨著信息技術的不斷發(fā)展，數(shù)據(jù)采集技術已成為重要的現(xiàn)代化的工具，并且其應用范圍也在不斷擴大，在通信、雷達、醫(yī)療、遙測遙感等領域得到了廣泛的應用。本文為了汽車防撞報警設備高速信號處理的目的，采用了DSP和FPGA處理器加上相關算法，實現(xiàn)了對激光雷達回波信號能夠高速的采集和處理。
標簽： FPGA DSP 汽車防撞 高速數(shù)據(jù)
上傳時間： 2013-11-20
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基于TMS320C6713和FPGA的高速實時采集系統(tǒng)的設計與實現(xiàn)
上傳時間： 2014-12-28
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當今電子技術的發(fā)展日新月異，尤其是深亞微米工藝在IC設計中的應用，使得芯片的集成規(guī)模愈來愈大，速度愈來愈高，從而使得如何處理高速信號問題成為設計的關鍵因素之一。隨著電子系統(tǒng)中邏輯和系統(tǒng)時鐘頻率的迅速提高和信號邊沿不斷變陡，印刷電路板(PCB)的線跡互連和板層特性對系統(tǒng)電氣性能的影響也越發(fā)重要。對于低頻設計線跡互連和板層的影響可以不考慮;當頻率超過50MHz時，互連關系和板層特性的影響不容忽視，必須對傳輸線效應加以考慮，在評定系統(tǒng)性能時也必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性(SI)問題。本文主要對互連延遲所引起的時序問題進行探討。
上傳時間： 2013-12-18
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基于fpga的高速數(shù)據(jù)采集卡設計制作
標簽： Nios USB 接口 高速數(shù)據(jù)
上傳時間： 2014-12-28
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在激光測距系統(tǒng)中，微弱回波信號的檢測處理一直是一個難題。本文主要討論了激光測距接收系統(tǒng)的實現(xiàn)方法，這種測距方法既適用于短距離的測量又適用于長距離的測量。首先介紹了脈沖式激光測距的原理，在此原理的基礎上，結合FPGA的高速信號處理能力，設計了高精度激光測距接收系統(tǒng)，并設計了回波信號接收與計數(shù)電路模塊。
上傳時間： 2013-10-19
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大容量高速實時數(shù)據(jù)存儲方案
上傳時間： 2013-11-18
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為解決目前高速信號處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問題，設計并實現(xiàn)了一種基于FPGA 的高速數(shù)據(jù)傳輸系統(tǒng)，本系統(tǒng)借助Altera Cyclone III FPGA 的LVDS I/O 通道產生LVDS 信號，穩(wěn)定地完成了數(shù)據(jù)的高速、遠距離傳輸。系統(tǒng)所需的8B/10B 編解碼、數(shù)據(jù)時鐘恢復(CDR)、串/并行轉換電路、誤碼率計算模塊均在FPGA 內利用VHDL 語言設計實現(xiàn)，大大降低了系統(tǒng)互聯(lián)的復雜度和成本，提高了系統(tǒng)集成度和穩(wěn)定性。
上傳時間： 2013-10-30
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現(xiàn)代數(shù)字信號處理從視頻擴展到了中頻甚至射頻,針對要求信號處理的處理速度越來越高、傳輸速率越來越快等特點,給出了一款使用高性能FPGA、DAC以及經先進的PCB設計工具設計、仿真的高速信號處理模塊,實現(xiàn)了對高速信號的實時接收和處理。關鍵詞:數(shù)字信號處理; 高速電路; FPGA;設計與仿真
上傳時間： 2013-10-21
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摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業(yè)界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標準的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴展的帶寬, 為系統(tǒng)設計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導致系統(tǒng)資源的浪費。本文提出的設計方案可以改進Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。
上傳時間： 2013-11-06
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