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飛行器動(dòng)力學(xué)

  • //串行驅動led顯示

    //串行驅動led顯示, //一個74hc595位移寄存器驅動三極管驅動led位, //兩個74hc595驅動led段,方式位5位x8段x2=10個數碼管 //5分頻,每次掃描時間位1.25ms

    標簽: led 串行驅動

    上傳時間: 2013-12-21

    上傳用戶:netwolf

  • TMS320C6713 DSP 串口器源碼

    TMS320C6713 DSP 串口器源碼,實現串行通訊

    標簽: C6713 320C 6713 TMS

    上傳時間: 2015-07-19

    上傳用戶:redmoons

  • 一個解碼器程序

    一個解碼器程序,內含派爾高-D協議,自已寫的,只寫了一個協議.同時增加了一個串口,用51單片機的一個腳進行模擬串行口.有興趣可以看一下.

    標簽: 解碼器 程序

    上傳時間: 2015-07-24

    上傳用戶:許小華

  • 一、用表格形式顯示字符 1、題目:用表格形式顯示ASCII字符 2、實驗要求: 按15行*16列的表格形式顯示ASCII碼為10H-100H之間的所有字符,即以行為主的順序用ASCII碼遞增的次

    一、用表格形式顯示字符 1、題目:用表格形式顯示ASCII字符 2、實驗要求: 按15行*16列的表格形式顯示ASCII碼為10H-100H之間的所有字符,即以行為主的順序用ASCII碼遞增的次序依次顯示對應的字符.每16個字符為一行,每行中的相鄰兩個字符之間用空白符(ASCII為0)隔開. 3、提示: (1)顯示每個字符可能使用功能號為02的顯示輸出功能調用,使用方法如下: MOV AH,02H MOV DL,輸出字符的ASCII碼 INT 21H 本題中可把DL初始化為10H,然后不斷使其加1(用INC指令)以取得下一個字符的ASCII碼. (2)顯示空白符時,用其ASCII碼為0置入DL寄存器.每行結束時,用顯示回車和換行符結束本行并開始下一行. (3)由于逐個顯示相繼為ASCII字符時,需要保存并不斷修改DL寄存器的內容,而顯示空白、回車、換行符時也需要使用DL寄存器,為此可用堆棧來保存相繼的ASCII字符。 具體用法是:在顯示空白或回車、換行符前用指令PUSH DX把DL的內容保存到堆棧中去。在顯示空白或回車、換行符后用指令恢復DL寄存器的原始內容。

    標簽: ASCII 表格 100 字符

    上傳時間: 2014-01-11

    上傳用戶:qwe1234

  • 30個典型的C語言應用實例:單片機實現7段數碼管顯示,基于MAX7219的8位數碼管顯示,MAX7219的工作時序和寄存器描述,單片機實現液晶顯示,單片機實現電子密碼鎖, 單片機實現簡單音樂發生器,單

    30個典型的C語言應用實例:單片機實現7段數碼管顯示,基于MAX7219的8位數碼管顯示,MAX7219的工作時序和寄存器描述,單片機實現液晶顯示,單片機實現電子密碼鎖, 單片機實現簡單音樂發生器,單片機實現語音錄放,基于MAX197的并行A/D轉換,基于TLC549的串行A/D轉換,基于MAX517的串行D/A轉換,基于DS18B20的數字溫度計設計等等,例子超多 包括了書中所有的程序代碼和電路圖,稍加修改便可用于自己的設計中去

    標簽: 7219 MAX 單片機 數碼管顯示

    上傳時間: 2014-01-21

    上傳用戶:shawvi

  • 本書將帶領讀者從基本的系統使用、網路伺服器架設、到深入系統管理所需的知識

    本書將帶領讀者從基本的系統使用、網路伺服器架設、到深入系統管理所需的知識,並將筆者在管理公司及學校伺服器的經驗和讀者分享,期望對有心學習 FreeBSD 的使用者有所助益。

    標簽: 系統 伺服器

    上傳時間: 2015-09-06

    上傳用戶:wangzhen1990

  • 這是個超強的文本編輯器

    這是個超強的文本編輯器,有著非常完美的界面的沒,能完成文本的打開、保存、編輯、格式、字體、自動換行等,還有幫助文件

    標簽: 文本編輯器

    上傳時間: 2015-09-10

    上傳用戶:change0329

  • 應用VHDL設計的8b10b 編碼器

    應用VHDL設計的8b10b 編碼器,對串行數據的高速傳輸有用。

    標簽: 8b10b VHDL 編碼器

    上傳時間: 2015-09-10

    上傳用戶:米卡

  • 應用VHDL設計的8b10b解碼器源文件

    應用VHDL設計的8b10b解碼器源文件,實現高速的串行數據傳輸。

    標簽: 8b10b VHDL 解碼器

    上傳時間: 2014-01-19

    上傳用戶:集美慧

  • 用verilog設計密勒解碼器 一、題目: 設計一個密勒解碼器電路 二、輸入信號: 1. DIN:輸入數據 2. CLK:頻率為2MHz的方波

    用verilog設計密勒解碼器 一、題目: 設計一個密勒解碼器電路 二、輸入信號: 1. DIN:輸入數據 2. CLK:頻率為2MHz的方波,占空比為50% 3. RESET:復位信號,低有效 三、輸入信號說明: 輸入數據為串行改進密勒碼,每個碼元持續時間為8μs,即16個CLK時鐘;數據流是由A、B、C三種信號組成; A:前8個時鐘保持“1”,接著5個時鐘變為“0”,最后3個時鐘為“1”。 B:在整個碼元持續時間內都沒有出現“0”,即連續16個時鐘保持“1”。 C:前5個時鐘保持“0”,后面11個時鐘保持“1”。 改進密勒碼編碼規則如下: 如果碼元為邏輯“1”,用A信號表示。 如果碼元為邏輯“0”,用B信號表示,但以下兩種特例除外:如果出現兩個以上連“0”,則從第二個“0”起用C信號表示;如果在“通信起始位”之后第一位就是“0”,則用C信號表示,以下類推; “通信起始位”,用C信號表示; “通信結束位”,用“0”及緊隨其后的B信號表示。 “無數據”,用連續的B信號表示。

    標簽: verilog 2MHz DIN CLK

    上傳時間: 2013-12-02

    上傳用戶:wang0123456789

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