高速PCB基礎(chǔ)理論及內(nèi)存仿真技術(shù)
標(biāo)簽： PCB 內(nèi)存 仿真技術(shù)
上傳時(shí)間： 2013-11-05
上傳用戶：離殤
allegro_PCB_SI仿真
標(biāo)簽： allegro_PCB_SI 仿真
上傳時(shí)間： 2013-10-23
上傳用戶：YKLMC
高速PCB基礎(chǔ)理論及內(nèi)存仿真技術(shù)
標(biāo)簽： PCB 內(nèi)存 仿真技術(shù)
上傳時(shí)間： 2014-12-24
上傳用戶：超凡大師
一 、數(shù)模混合設(shè)計(jì)的難點(diǎn) 二、提高數(shù)模混合電路性能的關(guān)鍵 三、仿真工具在數(shù)模混合設(shè)計(jì)中的應(yīng)用 四、小結(jié) 五、混合信號(hào)PCB設(shè)計(jì)基礎(chǔ)問答
標(biāo)簽： 仿真 高數(shù)模混合
上傳時(shí)間： 2013-11-22
上傳用戶：一天睡三次
Allegro后仿真流程介紹
上傳時(shí)間： 2014-11-26
上傳用戶：851197153
allegro_PCB_SI仿真
標(biāo)簽： allegro_PCB_SI 仿真
上傳時(shí)間： 2013-11-30
上傳用戶：CSUSheep
《Protel99SE電路設(shè)計(jì)與仿真》，軟件實(shí)用資料
標(biāo)簽： Protel 99 SE 電路設(shè)計(jì)
上傳時(shí)間： 2013-10-11
上傳用戶：linyao
討論了高速PCB 設(shè)計(jì)中涉及的定時(shí)、反射、串?dāng)_、振鈴等信號(hào)完整性( SI)問題,結(jié)合CA2DENCE公司提供的高速PCB設(shè)計(jì)工具Specctraquest和Sigxp,對(duì)一采樣率為125MHz的AD /DAC印制板進(jìn)行了仿真和分析,根據(jù)布線前和布線后的仿真結(jié)果設(shè)置適當(dāng)?shù)募s束條件來控制高速PCB的布局布線,從各個(gè)環(huán)節(jié)上保證高速電路的信號(hào)完整性。
上傳時(shí)間： 2013-11-06
上傳用戶：zhang97080564
信號(hào)完整性問題是高速PCB 設(shè)計(jì)者必需面對(duì)的問題。阻抗匹配、合理端接、正確拓?fù)浣Y(jié)構(gòu)解決信號(hào)完整性問題的關(guān)鍵。傳輸線上信號(hào)的傳輸速度是有限的，信號(hào)線的布線長度產(chǎn)生的信號(hào)傳輸延時(shí)會(huì)對(duì)信號(hào)的時(shí)序關(guān)系產(chǎn)生影響，所以PCB 上的高速信號(hào)的長度以及延時(shí)要仔細(xì)計(jì)算和分析。運(yùn)用信號(hào)完整性分析工具進(jìn)行布線前后的仿真對(duì)于保證信號(hào)完整性和縮短設(shè)計(jì)周期是非常必要的。在PCB 板子已焊接加工完畢后才發(fā)現(xiàn)信號(hào)質(zhì)量問題和時(shí)序問題，是經(jīng)費(fèi)和產(chǎn)品研制時(shí)間的浪費(fèi)。1.1 板上高速信號(hào)分析我們?cè)O(shè)計(jì)的是基于PowerPC 的主板，主要由處理器MPC755、北橋MPC107、北橋PowerSpanII、VME 橋CA91C142B 等一些電路組成，上面的高速信號(hào)如圖2-1 所示。板上高速信號(hào)主要包括：時(shí)鐘信號(hào)、60X 總線信號(hào)、L2 Cache 接口信號(hào)、Memory 接口信號(hào)、PCI 總線0 信號(hào)、PCI 總線1 信號(hào)、VME 總線信號(hào)。這些信號(hào)的布線需要特別注意。由于高速信號(hào)較多，布線前后對(duì)信號(hào)進(jìn)行了仿真分析，仿真工具采用Mentor 公司的Hyperlynx7.1 仿真軟件，它可以進(jìn)行布線前仿真和布線后仿真。
標(biāo)簽： HyperLynx 仿真軟件 主板設(shè)計(jì) 中的應(yīng)用
上傳時(shí)間： 2013-11-04
上傳用戶：herog3
Hyperlynx仿真應(yīng)用:阻抗匹配.下面以一個(gè)電路設(shè)計(jì)為例，簡單介紹一下PCB仿真軟件在設(shè)計(jì)中的使用。下面是一個(gè)DSP硬件電路部分元件位置關(guān)系(原理圖和PCB使用PROTEL99SE設(shè)計(jì))，其中DRAM作為DSP的擴(kuò)展Memory(64位寬度，低8bit還經(jīng)過3245接到FLASH和其它芯片)，DRAM時(shí)鐘頻率133M。因?yàn)轭l率較高，設(shè)計(jì)過程中我們需要考慮DRAM的數(shù)據(jù)、地址和控制線是否需加串阻。下面，我們以數(shù)據(jù)線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網(wǎng)站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗(yàn)證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導(dǎo)入主芯片DSP的數(shù)據(jù)線D0腳模型。左鍵點(diǎn)芯片管腳處的標(biāo)志，出現(xiàn)未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對(duì)應(yīng)管腳。 3http://bbs.elecfans.com/ 電子技術(shù)論壇 http://www.elecfans.com 電子發(fā)燒友點(diǎn)OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數(shù)據(jù)線對(duì)應(yīng)管腳和3245的對(duì)應(yīng)管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點(diǎn)DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因?yàn)槲覀兪褂盟膶影澹诒韺幼呔€，所以要選用“Microstrip”，然后點(diǎn)“Value”進(jìn)行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠(yuǎn)直線間距1.4inch，對(duì)線長為1.7inch)。現(xiàn)在模型就建立好了。仿真及分析下面我們就要為各點(diǎn)加示波器探頭了，按照下圖紅線所示路徑為各測試點(diǎn)增加探頭：為發(fā)現(xiàn)更多的信息，我們使用眼圖觀察。因?yàn)闀r(shí)鐘是133M，數(shù)據(jù)單沿采樣，數(shù)據(jù)翻轉(zhuǎn)最高頻率為66.7M，對(duì)應(yīng)位寬為7.58ns。所以設(shè)置參數(shù)如下：之后按照芯片手冊(cè)制作眼圖模板。因?yàn)槲覀冏铌P(guān)心的是接收端(DRAM)信號(hào)，所以模板也按照DRAM芯片HY57V283220手冊(cè)的輸入需求設(shè)計(jì)。芯片手冊(cè)中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個(gè)NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(hào)(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數(shù)據(jù)線沒有串阻可以滿足設(shè)計(jì)要求，而其他的56位都是一對(duì)一，經(jīng)過仿真沒有串阻也能通過。于是數(shù)據(jù)線不加串阻可以滿足設(shè)計(jì)要求，但有一點(diǎn)需注意，就是寫數(shù)據(jù)時(shí)因?yàn)榇嬖诨貨_，DRAM接收高電平在位中間會(huì)回沖到2V。因此會(huì)導(dǎo)致電平判決裕量較小，抗干擾能力差一些，如果調(diào)試過程中發(fā)現(xiàn)寫RAM會(huì)出錯(cuò)，還需要改版加串阻。
上傳時(shí)間： 2013-11-05
上傳用戶：dudu121
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
