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顯示屏設(shè)(shè)計(jì)

Delphi中工作列狀態(tài)區(qū)的設(shè)計參考文件資料

Delphi中工作列狀態(tài)區(qū)的設(shè)計參考文件資料

標(biāo)簽： Delphi

上傳時間： 2013-12-16

上傳用戶：gxmm
TC&MSC高階函式庫設(shè)計技術(shù), 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫.

TC&MSC高階函式庫設(shè)計技術(shù), 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫.

標(biāo)簽： MSC DOS 程式 TC

上傳時間： 2014-01-21

上傳用戶：lijinchuan
這一篇論文的標(biāo)題為「適應(yīng)性BIC-MIMO-OFDM系統(tǒng)的性能分析和接收器設(shè)計」是2007發(fā)表的

這一篇論文的標(biāo)題為「適應(yīng)性BIC-MIMO-OFDM系統(tǒng)的性能分析和接收器設(shè)計」是2007發(fā)表的

標(biāo)簽： BIC-MIMO-OFDM 2007 系統(tǒng) 性能分析

上傳時間： 2016-01-14

上傳用戶：BIBI
需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設(shè)定檔介面程式設(shè)計這段程式碼主要是把資料儲存到config.txt這個檔案中

需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設(shè)定檔介面程式設(shè)計這段程式碼主要是把資料儲存到config.txt這個檔案中，我們將資料以 \n[_config_]\n 來作區(qū)隔，以便將來將資料讀出來時可以知道所存放的資料到底是屬於哪一各部分的資料。

標(biāo)簽： Python Constructor config 2.3

上傳時間： 2014-01-17

上傳用戶：zhenyushaw
將Verilog設(shè)計轉(zhuǎn)成VHDL設(shè)計的程式

將Verilog設(shè)計轉(zhuǎn)成VHDL設(shè)計的程式

標(biāo)簽： Verilog VHDL 程式

上傳時間： 2016-01-18

上傳用戶：lifangyuan12
將VHDL設(shè)計轉(zhuǎn)換成Verilog設(shè)計的程式

將VHDL設(shè)計轉(zhuǎn)換成Verilog設(shè)計的程式

標(biāo)簽： Verilog VHDL 程式

上傳時間： 2016-01-18

上傳用戶：wkchong
JPEG的硬體設(shè)計採用的是VHDL設(shè)計,有源碼

JPEG的硬體設(shè)計採用的是VHDL設(shè)計,有源碼

標(biāo)簽： JPEG VHDL 有源

上傳時間： 2016-01-18

上傳用戶：agent
使用FPGA設(shè)計WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

使用FPGA設(shè)計WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

標(biāo)簽： WiMax FPGA OFDM VHDL

上傳時間： 2016-01-22

上傳用戶：zhuyibin
一個簡單的游戲設(shè)計...好好玩的

一個簡單的游戲設(shè)計...好好玩的

標(biāo)簽：

上傳時間： 2013-12-31

上傳用戶：edisonfather
倒數(shù)計時器提供時間到關(guān)機(jī)的功能可自由設(shè)定是否關(guān)機(jī)或者提供警示

倒數(shù)計時器提供時間到關(guān)機(jī)的功能可自由設(shè)定是否關(guān)機(jī)或者提供警示

標(biāo)簽：

上傳時間： 2016-02-02

上傳用戶：lepoke