<button id="i44gm"></button> 很多教材都是從統計的觀點討論分析了最佳接收機的誤碼率問題，統計的觀點認為信道的噪聲是非帶限的高斯白噪聲，分析的過程也假設接收機非帶限。但是從實際和濾波的觀點來看，任何形式的接收機都是頻帶受限的，進入到接收機檢測器的噪聲頻帶也會受限。文中基于統計和濾波的觀點，討論了最佳接收機的誤碼率問題，得出的結論相同，但是分析的過程體現了兩者的不同之處，有助于更好的了解數字信號的最佳接收。
上傳時間： 2013-11-04
上傳用戶：爺的氣質
文中利用散射迭加方法，推導了多層土壤視在電阻率的計算公式。在此基礎上結合場地測試數據，利用復鏡像法和電位函數計算法對天線場區的土壤模型進行反演，獲得土壤分層結構。然后從電磁理論出發，根據所得到的土壤分層模型參數，推導出甚低頻大地等效電阻率的3種等效法則，并對每一種等效法則下的等效電阻率進行了推導分析。
上傳時間： 2013-11-10
上傳用戶：guanliya
資料介紹說明 PCB開料軟件，可算出板料利用率與做成品個算，有破解文件，可長期使用 詳細看下圖：
上傳時間： 2013-11-04
上傳用戶：thuyenvinh
基于FPGA硬件實現固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進行行方向的卷積，再進行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設計為一個單元體的循環過程，在單元體內部，事先計算出卷積系數。
上傳時間： 2013-10-12
上傳用戶：kz_zank
genesis9.0算號器提供genesis算號器使用視頻。安裝文件一定要放在小寫英文路徑下，中文不行，有大寫字母的英文也不行。1.算號器的只是算gnd的號，要算get的號，需要參考算號器的步驟。注意選擇破解有效時間。2.7天過期，30天過期，永不過期等。注意要用自己機器識別號去算，在get運行彈出來的序號對話框里，有機器識別號。3.安裝完成，啟動時，填寫進入用戶名和密碼時，一定不能用鼠標。直接用回車鍵，否則失效。密碼框內的密碼不可見，輸完直接回車，即可進入genesis界面。
上傳時間： 2015-01-02
上傳用戶：chens000
摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。
上傳時間： 2013-10-13
上傳用戶：lml1234lml
PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-11-17
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電工速算口決
上傳時間： 2013-12-31
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基于刪除平均（CM）和單元平均（CA）提出了一種新型的恒虛警率檢測器,它采用CM和CA產生局部估計,再將這兩個局部估計與檢測單元進行比較,取逼近于檢測單元的局部估計作為總的雜波功率估計。在SwerlingⅡ型目標假設和高斯雜波下,推導出它的檢測概率Pd和虛警概率Pfa的解析表達式。
上傳時間： 2014-08-19
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Lempel-Ziv 壓縮算法文檔
標簽： Lempel-Ziv 壓縮算法 文檔
上傳時間： 2015-01-05
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