使用MSP430與CS8900開發網頁伺服器，可以動態顯示MCU溫度.
上傳時間： 2017-06-03
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51單片機與艾默生變頻器的通訊程序,對工控開發人員有幫助
上傳時間： 2014-11-27
上傳用戶：hn891122
艾默生EV系列變頻器與PC通訊的程序，用VB編寫的，十分適合工控人士使用
上傳時間： 2017-06-29
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德州儀器新款dsp TMS320F28335 看門狗程式設計,簡易重置看門狗計數功能,方便使用者開發程式!
上傳時間： 2013-12-20
上傳用戶：woshini123456
德州儀器發表之新款DSP TMS320F28335 的MCBSP匯流排控制程式,以簡單程式描述匯流排使用方式!
上傳時間： 2017-07-14
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信用卡號碼生產器 請大家多看看 能生產個人資料以及卡號
上傳時間： 2014-08-27
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Sigma-Delta A/D轉換器利用過采樣，噪聲整形和數字濾波技術，有效衰減了輸出信號帶內的量化噪聲，提高了信噪比。與傳統的Nyquist轉換器相比，它降低了對模擬電路性能指標和元件精度的要求，簡化了模擬電路的設計，降低了生產成本。 本論文在對Sigma-Delta A/D轉換器原理研究的基礎上，基于TSMC0．18um工藝，采用1．8V工作電源，128倍的過采樣率，6．4MHz的采樣頻率，設計了一個主要應用于音頻信號處理的Sigma-Delta A/D轉換器，分辨率達到16位。在調制器的設計中，本文采用了多級噪聲整形MASH（2-1）級聯調制器結構，同時，考慮了各種非理想因素對系統性能的影響，在SDtoolbox工具的幫助下使用Simulink進行調制器系統設計。并使用Cadence Spectre對模塊電路進行設計仿真，包括運放，比較器，帶隙基準電壓源，CMOS開關，非交疊時鐘產生電路等。在數字抽取濾波器的設計中，采用了分級抽取技術，使用MATLAB軟件中的SPTool和FDATool工具對各級抽取濾波器進行優化設計。并在原有的濾波器算法的基礎上，采用了CIC濾波器和半帶濾波器，設計出了運算量和存儲量都相對少的三級抽取濾波器系統，大大降低了功耗和面積。 論文的仿真結果表明，所設計的Sigma-Delta A/D轉換器信噪比達到102．3dB，滿足系統需要的16位精度要求。 關鍵詞：Sigma-Ddta； 信噪比； 多級噪聲整形； 數字抽取濾波器
標簽： SigmaDelta 音頻 模數轉換器
上傳時間： 2013-06-27
上傳用戶：songyuncen
大功率電力電子裝置的廣泛應用使電力系統無功功率補償和諧波污染問題日趨嚴重，動態無功功率補償和諧波抑制成為現代電力傳動領域研究的熱點。傳統補償技術由于主控制器運算能力的限制，難以對實時信號進行有效分析，影響了補償效果。而DSP計算速度快，能夠實現復雜的數字信號處理或數字實時控制。本文針對礦井直流提升機的無功補償問題，設計了一種基于DSP的TCR型動態無功補償器，以穩定電網電壓、減小電壓波動，提高功率因數。 本文綜述了無功補償技術的國內外研究概況、水平和發展趨勢，基于 MATLAB 對電力電子裝置諧波源進行了諧波分析與仿真，分析和介紹了 TCR 的無功補償原理及瞬時無功理論，確定了無功補償系統主電路及其控制系統，提出了系統的總體方案。 本設計選用 TMS320F2812 DSP 芯片作為主處理器，設計了信號輸入、濾波放大和信號調理等 DSP 外圍硬件電路；軟件方面采用模塊化設計，編寫了軟件流程圖，給出了部分程序代碼。 本文基于MATLAB軟件對無功補償控制系統的補償效果進行了模擬仿真。仿真結果表明：系統線電壓、負載無功功率和TCR無功功率等在兩個周期內達到穩定，系統線電壓波動小于3％，系統線電壓和系統線電流中僅含有較少量的5次、7次和 11 次諧波，總諧波畸變率滿足《公用電網諧波》標準的要求，為在煤礦中的實際應用提供了理論基礎。
上傳時間： 2013-07-24
上傳用戶：PresidentHuang
作為性能優異的糾錯編碼，Turbo碼自誕生以來就一直受到理論界以及工程應用界的關注。TD—SCDMA是我國擁有自主知識產權的3G通信標準，該標準把Turbo碼是作為前向糾錯體制，但Turbo碼的譯碼算法比較復雜并且需要多次迭代，這造成Turbo碼譯碼延時大，譯碼速度慢，因此限制了Turbo碼的實際應用。因此有必要研究如何將現有的Turbo碼譯碼算法進行簡化，加速，使其轉化成為適合在硬件上實現的算法，將實驗室的理論研究成果轉化成為硬件產品。 論文主要的研究內容有以下兩點： 其一，提出信道自適應迭代譯碼方案。在事先設定最大迭代次數的情況下，自適應Turbo碼譯碼算法能夠根據信道的變化自動調整迭代次數。 仿真結果表明：該自適應迭代譯碼方案能夠根據信道的變化自動調整迭代次數，在保證譯碼性能基本上沒有損失的情況下，有效減少譯碼時間，明顯提高譯碼速度。 其二，根據得到的信道自適應迭代譯碼方案，借助Xilinx公司Spartan3 FPGA硬件平臺，使用Verilog硬件描述語言，將用C/C++語言寫成的信道自適應迭代譯碼算法轉化成為硬件設計實現，得到硬件電路，并對得到的譯碼器硬件電路進行測試。 測試結果表明：隨著信道的變化，硬件電路的譯碼速度也隨之自動變化，信噪比越高譯碼速度越快，并且硬件譯碼器性能（誤比特率）與實驗仿真基本一致。
上傳時間： 2013-05-31
上傳用戶：huyiming139
MPEG-2是MPEG組織在1994年為了高級工業標準的圖象質量以及更高的傳輸率所提出的視頻編碼標準，其優秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內容，建立系統級設計方案，設計FPGA原型芯片，并在FPGA系統中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統的體系結構的設計，采用了自頂而下的設計方法，實現系統的功能單元的劃分；根據其視頻解碼的特點，確定解碼器的控制方式；把視頻數據分文幀內數據和幀間數據，實現兩種數據的并行解碼。 2.實現了具體模塊的設計：根據本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數據解碼采用組合邏輯外加查找表的方式實現，大大減少了變長數據解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數據計算的時間：運動補償模塊，針對模塊數據運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結構等方法來加快運動補償速度。 3.根據視頻解碼的參考軟件，通過解碼系統的仿真結果和軟件結果的比較來驗證模塊的功能正確性。最后用FPGA開發板實現了解碼系統的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
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