<ul id="6ecue"></ul> 為了對中頻PCM信號進行直接解調，提出一種全新的數字化PCM中頻解調器的設計方法。在實現過程中，采用大規模的FPGA芯片對位幀同步器進行了融合，便于設備的集成化和小型化。這種新型的中頻解調器比傳統的基帶解調器具有硬件成本低和誤碼率低等優點。
上傳時間： 2013-10-22
上傳用戶：liaocs77
建了一個基于Altera 的EP2S60硬件處理平臺,利用Altera提供的FFT IP核,在100 MHz系統時鐘下,數據吞吐率可達100 Ms/s。
上傳時間： 2015-01-02
上傳用戶：Zxcvbnm
信號完整性是高速數字系統中要解決的一個首要問題之一，如何在高速PCB 設計過程中充分考慮信號完整性因素,并采取有效的控制措施,已經成為當今系統設計能否成功的關鍵。在這方面，差分線對具有很多優勢，比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和更穩定的可靠性等。目前，差分線對在高速數字電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分線對設計。介紹了差分線對在PCB 設計中的一些要點，并給出具體設計方案。
上傳時間： 2013-10-26
上傳用戶：lps11188
討論了高速PCB 設計中涉及的定時、反射、串擾、振鈴等信號完整性( SI)問題,結合CA2DENCE公司提供的高速PCB設計工具Specctraquest和Sigxp,對一采樣率為125MHz的AD /DAC印制板進行了仿真和分析,根據布線前和布線后的仿真結果設置適當的約束條件來控制高速PCB的布局布線,從各個環節上保證高速電路的信號完整性。
上傳時間： 2013-12-26
上傳用戶：niumeng16
為解決目前高速信號處理中的數據傳輸速度瓶頸以及傳輸距離的問題，設計并實現了一種基于FPGA 的高速數據傳輸系統，本系統借助Altera Cyclone III FPGA 的LVDS I/O 通道產生LVDS 信號，穩定地完成了數據的高速、遠距離傳輸。系統所需的8B/10B 編解碼、數據時鐘恢復(CDR)、串/并行轉換電路、誤碼率計算模塊均在FPGA 內利用VHDL 語言設計實現，大大降低了系統互聯的復雜度和成本，提高了系統集成度和穩定性。
上傳時間： 2013-11-25
上傳用戶：爺的氣質
PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規範”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產. (2) “錫偷LAYOUT RULE建議規範”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規範”:為製造單位為提高量產良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規範”: Connector零件在未來應用逐漸廣泛, 又是SMT生產時是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時能顧慮製造的需求, 提高自動置件的比例.
上傳時間： 2013-11-03
上傳用戶：tzl1975
本文對數字基帶信號脈沖成型濾波的應用、原理及實現進行了研究。首先介紹了數字成型濾波的應用意義并分析了模擬和數字兩種硬件實現方法，接著介紹了成形濾波器設計所需要MATLAB軟件，以及利用ISE system generator在FPGA上進行濾波器實現的優勢。文中給出了成形濾波函數的數學模型，討論了幾種常用成形濾波函數的傳輸特性以及對傳輸系統信號誤碼率的影響。然后介紹了本次設計中使用到的數字成形濾波器設計的幾種FIR濾波器結構。把各種設計方案進行仿真，比較仿真結果，最后根據實際應用的情況并結合設計仿真中出現的問題進行分析，得出各種設計結構的優缺點以及適合應用的場合。
上傳時間： 2013-10-22
上傳用戶：tyler
目前通信領域正處于急速發展階段，由于新的需 求層出不窮，促使新的業務不斷產生，因而導致頻率資源越來越緊張。在有限的帶寬里要傳輸大量的多媒體數據，提高頻譜利用率成為當前至關重要的課題，否則將 很難容納如此眾多的業務。正交幅度調制(QAM)由于具有很高的頻譜利用率被DVB-C等標準選做主要的調制技術。與多進制PSK(MPSK)調制不 同，OAM調制采取幅度與相位相結合的方式，因而可以更充分地利用信號平面，從而在具有高頻譜利用效率的同時可以獲得比MPSK更低的誤碼率。 但仔細分析可以發現QAM調制仍存在著頻繁的相位跳變，相位跳變會產生較大的諧波分量，因此如果能夠在保證QAM調制所需的相位區分度的前提下，盡量減少 或消除這種相位跳變，就可以大大抑制諧波分量，從而進一步提高頻譜利用率，同時又不影響QAM的解調性能。文獻中提出了針對QPSK調制的相位連續化方 法，本文借鑒該方法，提出連續相位QAM調制技術，并針對QAM調制的特點在電路設計時作了改進。
上傳時間： 2013-10-17
上傳用戶：lalaruby
第二部分：DRAM 內存模塊的設計技術..............................................................143第一章 SDR 和DDR 內存的比較..........................................................................143第二章 內存模塊的疊層設計.............................................................................145第三章 內存模塊的時序要求.............................................................................1493.1 無緩沖（Unbuffered）內存模塊的時序分析.......................................1493.2 帶寄存器（Registered）的內存模塊時序分析...................................154第四章 內存模塊信號設計.................................................................................1594.1 時鐘信號的設計.......................................................................................1594.2 CS 及CKE 信號的設計..............................................................................1624.3 地址和控制線的設計...............................................................................1634.4 數據信號線的設計...................................................................................1664.5 電源，參考電壓Vref 及去耦電容.........................................................169第五章 內存模塊的功耗計算.............................................................................172第六章 實際設計案例分析.................................................................................178 目前比較流行的內存模塊主要是這三種：SDR，DDR，RAMBUS。其中，RAMBUS內存采用阻抗受控制的串行連接技術,在這里我們將不做進一步探討，本文所總結的內存設計技術就是針對SDRAM 而言(包括SDR 和DDR)。現在我們來簡單地比較一下SDR 和DDR，它們都被稱為同步動態內存，其核心技術是一樣的。只是DDR 在某些功能上進行了改進，所以DDR 有時也被稱為SDRAM II。DDR 的全稱是Double Data Rate，也就是雙倍的數據傳輸率，但是其時鐘頻率沒有增加，只是在時鐘的上升和下降沿都可以用來進行數據的讀寫操作。對于SDR 來說,市面上常見的模塊主要有PC100/PC133/PC166,而相應的DDR內存則為DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上傳時間： 2013-10-18
上傳用戶：宋桃子
本文將接續介紹電源與功率電路基板，以及數字電路基板導線設計。寬帶與高頻電路基板導線設計a.輸入阻抗1MHz，平滑性(flatness)50MHz 的OP增幅器電路基板圖26 是由FET 輸入的高速OP 增幅器OPA656 構成的高輸入阻抗OP 增幅電路，它的gain取決于R1、R2，本電路圖的電路定數為2 倍。此外為改善平滑性特別追加設置可以加大噪訊gain，抑制gain-頻率特性高頻領域時峰值的R3。圖26 高輸入阻抗的寬帶OP增幅電路圖27 是高輸入阻抗OP 增幅器的電路基板圖案。降低高速OP 增幅器反相輸入端子與接地之間的浮游容量非常重要，所以本電路的浮游容量設計目標低于0.5pF。如果上述部位附著大浮游容量的話，會成為高頻領域的頻率特性產生峰值的原因，嚴重時頻率甚至會因為feedback 阻抗與浮游容量，造成feedback 信號的位相延遲，最后導致頻率特性產生波動現象。此外高輸入阻抗OP 增幅器輸入部位的浮游容量也逐漸成為問題，圖27 的電路基板圖案的非反相輸入端子部位無full ground設計，如果有外部噪訊干擾之虞時，接地可設計成網格狀(mesh)。圖28 是根據圖26 制成的OP 增幅器Gain－頻率特性測試結果，由圖可知即使接近50MHz頻率特性非常平滑，-3dB cutoff頻率大約是133MHz。
標簽： PCB
上傳時間： 2013-11-09
上傳用戶：z754970244
