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音頻解決方案

  • 信號與系統（奧本海默）中文習題詳解

    信號與系統（奧本海默）中文習題詳解

    標簽： 信號與系統 海

    上傳時間： 2014-12-28

    上傳用戶：a67818601

  • DSP2812寄存器詳解

    DSP2812寄存器詳解

    標簽： 2812 DSP 寄存器

    上傳時間： 2013-11-08

    上傳用戶：songyue1991

  • 數字信號處理學習指導與習題精解

    數字信號處理學習指導與習題精解

    標簽： 數字信號處理

    上傳時間： 2014-12-28

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  • 收音機工作原理、安裝、焊接圖片詳解

    收音機工作原理、安裝、焊接圖片詳解

    標簽： 收音機 工作原理 焊接

    上傳時間： 2013-11-18

    上傳用戶：jdm439922924

  • 手提超聲系統DSP解決方案

    TI公司的手提超聲系統DSP解決方案重量大約10磅或不到10磅,可以在沒有電池的情況下工作. 手提超聲系統廣泛應用于ICU病房,急診室, 麻醉和戰場. 手提超聲系統采用DSP和SoC來處理電傳感器(如照相機,變換器,麥克風等)所產品生的數字化電信號,一個診斷超聲圖像系統產生和發送超聲波,捕捉反射波并轉換成可視的圖像.接收到的反射波的信號處理包內插,抽取,數據濾波和重建.可編程的DSP和SoC能實時實現這些復雜的數學運算.

    標簽： DSP 超聲系統 方案

    上傳時間： 2013-11-25

    上傳用戶：raron1989

  • Verilog_HDL的基本語法詳解（夏宇聞版）

            Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 　　系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 　　算法級（algorithm）：用高級語言結構實現設計算法的模型。 　　RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 　　門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 　　開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 　　一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 　　Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： 　　· 可描述順序執行或并行執行的程序結構。 　　· 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 　　· 通過命名的事件來觸發其它過程里的激活行為或停止行為。 　　· 提供了條件、if-else、case、循環程序結構。 　　· 提供了可帶參數且非零延續時間的任務（task）程序結構。 　　· 提供了可定義新的操作符的函數結構（function）。 　　· 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 　　· Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： 　　- 提供了完整的一套組合型原語（primitive）; 　　- 提供了雙向通路和電阻器件的原語; 　　- 可建立MOS器件的電荷分享和電荷衰減動態模型。 　　Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 　　Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。

    標簽： Verilog_HDL

    上傳時間： 2013-11-23

    上傳用戶：青春給了作業95

  • ISE新建工程及使用IP核步驟詳解

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    標簽： ISE IP核 工程

    上傳時間： 2013-11-18

    上傳用戶：peterli123456

  • ISE13設計流程詳解

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    標簽： ISE 13 設計流程

    上傳時間： 2013-10-14

    上傳用戶：hebmuljb

  • 用于Xilinx和Altera FPGA的電源管理解決方案

        本資料是TI（德州儀器）推出的用于Xilinx和Altera FPGA的電源管理解決方案介紹。其主要內容包括：低失真調整器、步減控制器、集成FET轉換器、低功率集成FET轉換器等。

    標簽： Xilinx Altera FPGA 電源管理

    上傳時間： 2013-11-07

    上傳用戶：363186

  • 基于SPI接口和FIFO緩沖器的大容量高速實時數據存儲方案

    大容量高速實時數據存儲方案

    標簽： FIFO SPI 接口 大容量

    上傳時間： 2013-11-18

    上傳用戶：youke111

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