半加器 或門 1位二進制全加器頂層設計描述
標簽： 半加器 二進制 全加器 或門
上傳時間： 2014-01-03
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計數器實驗 * * 定時器1工作于16位計數模式，記錄外部脈沖的個數； * * 定時器0工作于定時模式，用于進行動態掃描顯示 * * * * 此程序可用按鍵AN4來演示，但是由于按鍵有抖動現象，所以每按一次* * 有可能產生多次計數脈沖 * *
標簽： 計數器 實驗 定時器 數模
上傳時間： 2013-12-17
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偽隨機序列產生器－代進位反饋移位寄存器，verilog hdl 原代碼。
標簽： 偽隨機序列 產生器 進位 反饋移位寄存器
上傳時間： 2014-09-05
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偽隨機序列產生器－filtered 代進位反饋移位寄存器，verilog hdl 原代碼。
標簽： filtered 偽隨機序列 產生器 進位
上傳時間： 2016-12-04
上傳用戶：愛死愛死
偽隨機序列產生器－代進位反饋移位寄存器，matlab 原代碼。
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偽隨機序列產生器－filtered 代進位反饋移位寄存器，matlab 原代碼。
上傳用戶：iswlkje
STM32F103 微控制器中利用鏈接系統實現32位計時器分辨率.zip
標簽： F103 STM 103 32F
上傳時間： 2016-12-08
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基于eda中vhdl語言的一位全加器的設計，詳細的設計過程和實驗現象，相互學習
標簽： vhdl eda 語言 全加器
上傳時間： 2014-01-15
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利用8255芯片功能設計的8位搶答器，空格為清零，任意鍵退出
標簽： 8255 芯片功能 8位 搶答器
上傳時間： 2013-12-27
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8位雙向移位寄存器: 實現串行數據與并行數據的轉換,移位寄存數據功能的
標簽： 8位 移位寄存器 串行數據 并行數據
上傳時間： 2016-12-23
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