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電路信號(hào)完整性

  • 多載波擴(kuò)頻通信的Rake接收機(jī)理論研究及FPGA實(shí)現(xiàn).rar

    由于移動(dòng)環(huán)境的復(fù)雜性,無線信號(hào)在發(fā)送傳輸和接收過程中有很明顯的衰落現(xiàn)象,特別是在高頻無線通信中,多徑衰落或頻率選擇性衰落對無線信號(hào)的干擾最為嚴(yán)重。通過分集接收技術(shù),Rake接收機(jī)在CDMA移動(dòng)通信系統(tǒng)中抗多徑衰落效果尤為明顯。作為一種新穎的多址接入方式,多載波CDMA充分利用了OFDM最優(yōu)頻率利用率以及CDMA的多址和頻率分集,且系統(tǒng)容量和抗符號(hào)間干擾性能明顯優(yōu)于傳統(tǒng)的單載波CDMA。這些特性使得多載波CDMA成為未來的寬帶無線通信系統(tǒng)最有希望的候選。 @@ 本文研究了一種多載波擴(kuò)頻通信系統(tǒng),介紹了其Rake接收機(jī)工作原理和設(shè)計(jì)思想,進(jìn)行了理論仿真并用FPGA予以實(shí)現(xiàn)。 @@ 本文首先介紹了移動(dòng)通信系統(tǒng)的發(fā)展歷史以及OFDM和CDMA技術(shù)原理,并描述了OFDM和CDMA結(jié)合的三種系統(tǒng)(MC-DS-CDMA、MT-CDMA、MC-CDMA)的原理和系統(tǒng)模型;接著,介紹了目前影響移動(dòng)通信的主要衰落以及Rake接收機(jī)基本原理及其作用。多徑信號(hào)的每路信號(hào)都可能含有可以利用的信息,Rake接收機(jī)就是通過多個(gè)相關(guān)接收器接收多徑信號(hào)中各路信號(hào),通過信道估計(jì)和信道補(bǔ)償消去信道因子的附加相位,并把他們合并在一起,以此來改善信號(hào)的信噪比和系統(tǒng)的可靠性;在此基礎(chǔ)上,論文提出了一種多載波擴(kuò)頻通信系統(tǒng)的實(shí)現(xiàn)方案,并詳細(xì)介紹了其Rake接收機(jī)實(shí)現(xiàn)原理,給出了最大比合并時(shí)各種分徑數(shù)目下系統(tǒng)誤碼率的仿真圖;最后介紹了此方案中Rake接收機(jī)的FPGA硬件實(shí)現(xiàn)設(shè)計(jì)方案及其系統(tǒng) 測試結(jié)果。@@ 仿真結(jié)果顯示出隨著分集徑數(shù)的增加,系統(tǒng)的誤碼率顯著降低。表明Rake接收機(jī)抗多徑衰落效果顯著,且在多載波CDMA系統(tǒng)中其分集效果更好,實(shí)現(xiàn)相對簡單。最終Rake接收機(jī)的FPGA實(shí)現(xiàn)結(jié)果同理論仿真一致,時(shí)序通過,資源耗費(fèi)不大,具有較大的實(shí)用價(jià)值。 @@關(guān)鍵詞:多載波擴(kuò)頻通信,CDMA,Rake接收機(jī),F(xiàn)PGA

    標(biāo)簽: Rake FPGA 多載波

    上傳時(shí)間: 2013-07-25

    上傳用戶:axxsa

  • 16bit音頻過采樣DAC的FPGA設(shè)計(jì)實(shí)現(xiàn).rar

    基于∑-△噪聲整形技術(shù)和過采樣技術(shù)的數(shù)模轉(zhuǎn)換器(DAC)可以可靠地把數(shù)字信號(hào)轉(zhuǎn)換成為高精度的模擬信號(hào)。采用這一結(jié)構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點(diǎn),例如極低的失配噪聲和高的可靠性,便于作為IP模塊嵌入到其他芯片系統(tǒng)中等,更重要的是可以得到其他DAC結(jié)構(gòu)所無法達(dá)到的精度和動(dòng)態(tài)范圍。在高精度測量、音頻轉(zhuǎn)換、汽車電子等領(lǐng)域有著廣泛的應(yīng)用價(jià)值。 由于非線性和不穩(wěn)定性的存在,高階∑-△調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)存在較大的難度。本設(shè)計(jì)綜合大量文獻(xiàn)中的經(jīng)驗(yàn)原則和方法,首先闡述了∑-△調(diào)制器的一般原理,并討論了一般結(jié)構(gòu)調(diào)制器的設(shè)計(jì)過程,然后描述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計(jì)流程。根據(jù)市場需求,設(shè)定了整個(gè)設(shè)計(jì)方案的性能指標(biāo),并據(jù)此設(shè)計(jì)了達(dá)到16bit精度和滿量程輸入范圍的三階128倍過采樣調(diào)制器。 本設(shè)計(jì)采用∑-△結(jié)構(gòu),根據(jù)系統(tǒng)要求設(shè)計(jì)了量化器位數(shù)、調(diào)制器過采樣比和階數(shù)。在分析高階單環(huán)路調(diào)制器穩(wěn)定性的基礎(chǔ)上,成功設(shè)計(jì)了六位量化三階單環(huán)路調(diào)制器結(jié)構(gòu)。在16比特的輸入信號(hào)下,達(dá)到了90dB左右的信噪比。該設(shè)計(jì)已經(jīng)在Cyclone系列FPGA器件下得到硬件實(shí)現(xiàn)和驗(yàn)證,并實(shí)現(xiàn)了實(shí)時(shí)音頻驗(yàn)證。測試表明,該DAC模塊輸出信號(hào)的信噪比能滿足16比特?cái)?shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求,并具備良好的兼容性和通用性。 本設(shè)計(jì)可作為IP核廣泛地在其他系統(tǒng)中進(jìn)行復(fù)用,具有很強(qiáng)的應(yīng)用性和一定的創(chuàng)新性。

    標(biāo)簽: FPGA bit DAC

    上傳時(shí)間: 2013-07-10

    上傳用戶:chuandalong

  • 信號(hào)完整性分析.rar

    《信號(hào)完整性分析》經(jīng)典的書籍。值得收藏。外文翻譯版。

    標(biāo)簽: 信號(hào)完整性

    上傳時(shí)間: 2013-07-10

    上傳用戶:fsypc

  • 《信號(hào)完整性分析》.rar

    國外信號(hào)完整性的經(jīng)典之作,中文譯本 本書全面論述了信號(hào)完警性問題,主要講述了信號(hào)完整性和物理設(shè)概念,帶寬、電感和特性阻抗的實(shí)質(zhì)含義,電阻、電容、電感和阻擾的相關(guān)分析,解決信號(hào)完整性問題的四個(gè)實(shí)用技術(shù)手段,物理互連世計(jì)對信號(hào)完格性的影響,數(shù)學(xué)推導(dǎo)背后隱藏的解決方案,以及改進(jìn)信號(hào)完整推薦的設(shè)計(jì)準(zhǔn)則等。該書與其他大多數(shù)同類書籍相比更強(qiáng)調(diào)直觀理解、實(shí)用工具和工程實(shí)踐,它以入門式的切入方式,使得讀者很容易認(rèn)識(shí)到物理互連影響電氣性能的實(shí)質(zhì),從而可以盡快掌握信號(hào)完整性設(shè)計(jì)技術(shù)。本書作者以實(shí)踐專家的視角指出了造成信號(hào)完整性問題的根源,特別給出了在設(shè)計(jì)前期階段的問題解決方案,這是面向電子工業(yè)界的設(shè)技工程師和產(chǎn)品負(fù)責(zé)人的一本具有實(shí)用價(jià)值的參考書,其目的在于幫助也們在信號(hào)完整性問題出現(xiàn)之前能提前發(fā)現(xiàn)并及早加以解決,同時(shí)也可作為相關(guān)專業(yè)水本科生及研究生的教學(xué)指導(dǎo)用書

    標(biāo)簽: 信號(hào)完整性

    上傳時(shí)間: 2013-04-24

    上傳用戶:bangbangbang

  • 基于FPGA的多路脈沖時(shí)序控制電路設(shè)計(jì)與實(shí)現(xiàn).rar

    在團(tuán)簇與激光相互作用的研究中和在團(tuán)簇與加速器離子束的碰撞研究中,需要對加速器束流或者激光束進(jìn)行脈沖化與時(shí)序同步,同時(shí)用于測量作用產(chǎn)物的探測系統(tǒng)如飛行時(shí)間譜儀(TOF)等要求各加速電場的控制具有一定的時(shí)序匹配。在整個(gè)實(shí)驗(yàn)中,需要用到符合要求的多路脈沖時(shí)序信號(hào)控制器,而且要求各脈沖序列的周期、占空比、重復(fù)頻率等方便可調(diào)。為此,本論文基于FPGA設(shè)計(jì)完成了一款多路脈沖時(shí)序控制電路。 本文基于Altera公司的Cyclone系列FPGA芯片EPlC3T100C8,設(shè)計(jì)出了一款可以同時(shí)輸出8路脈沖序列、各脈沖序列之間具有可調(diào)高精度延遲、可調(diào)脈沖寬度及占空比等。論文討論了FPGA芯片結(jié)構(gòu)及開發(fā)流程,著重討論了較高頻率脈沖電路的可編程實(shí)現(xiàn)方法,以及如何利用VHDL語言實(shí)現(xiàn)硬件電路軟件化設(shè)計(jì)的技巧與方法,給出了整個(gè)系統(tǒng)設(shè)計(jì)的原理與實(shí)現(xiàn)。討論了高精密電源的PWM技術(shù)原理及實(shí)現(xiàn),并由此設(shè)計(jì)了FPGA所需電源系統(tǒng)。給出了配置電路設(shè)計(jì)、數(shù)據(jù)通信及接口電路的實(shí)現(xiàn)。開發(fā)了上層控制軟件來控制各路脈沖時(shí)序及屬性。 該電路工作頻率200MHz,輸出脈沖最小寬度可達(dá)到10ns,最大寬度可達(dá)到us甚至ms量級。可以同時(shí)提供l路同步脈沖和7路脈沖,并且7路脈沖相對于同步脈沖的延遲時(shí)間可調(diào),調(diào)節(jié)步長為5ns。

    標(biāo)簽: FPGA 多路 脈沖

    上傳時(shí)間: 2013-06-15

    上傳用戶:ZJX5201314

  • 基于ProtelDXP的信號(hào)完整性分析

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    標(biāo)簽: ProtelDXP 信號(hào)完整性

    上傳時(shí)間: 2013-04-24

    上傳用戶:CETM008

  • GSM短信收發(fā)

    基于51單片機(jī)的GSM短信收發(fā)模塊源程序

    標(biāo)簽: GSM 短信 收發(fā)

    上傳時(shí)間: 2013-05-16

    上傳用戶:yumiaoxia

  • 耦合、隔直和旁路電容的選擇

    耦合、隔直和旁路電容的選擇。。對電源方面會(huì)有一定的幫助。。

    標(biāo)簽: 耦合 旁路電容

    上傳時(shí)間: 2013-06-03

    上傳用戶:cc111

  • 基于Altium Designer的信號(hào)完整性分析

    基于Altium Designer的信號(hào)完整性分析教程

    標(biāo)簽: Designer Altium 信號(hào)完整性

    上傳時(shí)間: 2013-07-28

    上傳用戶:極客

  • 基于ARM的DeviceNet從站開發(fā)

    DeviceNet現(xiàn)場總線標(biāo)準(zhǔn)作為工業(yè)現(xiàn)場總線的國際標(biāo)準(zhǔn),其開放性和先進(jìn)性得到了廣泛關(guān)注和充分肯定。開發(fā)符合DeviceNet現(xiàn)場標(biāo)準(zhǔn)的自動(dòng)化產(chǎn)品意義重大,也是必要的。 文中從現(xiàn)場通用的老式串口(RS232和RS485)與新興DeviceNet網(wǎng)絡(luò)的兼容問題以及模擬量,數(shù)字量和多種總線等多功能的一體化問題為出發(fā)點(diǎn),以Atmel的32位ARM7高速處理器為開發(fā)平臺(tái),充分發(fā)揮其處理高速和功能多樣的優(yōu)勢,同時(shí)結(jié)合DeviceNet現(xiàn)場總線高效和診斷的優(yōu)點(diǎn),開發(fā)了一個(gè)帶8路數(shù)字量輸入,8數(shù)字量輸出,4路模擬量輸入以及RS232為底層自定義協(xié)議串口,RS485為底層的在線可配置Modbus協(xié)議的DevciceNet一體化通訊網(wǎng)關(guān)。 最后文中還利用雙口RAM的協(xié)同處理能力,構(gòu)成雙CPU處理能力的結(jié)構(gòu),將avr162的8位處理器處理PROFIBUS總線數(shù)據(jù),而將32位的ARM7處理器處理DeviceNet總線數(shù)據(jù)。文中特別從系統(tǒng)硬件開發(fā)和軟件開發(fā)兩方面加以闡述,并結(jié)合OMRON PLC主站測試系統(tǒng),最終成功給于測試。 為了便于讀者理解和文章的完整性,本文首先對DeviceNet現(xiàn)場總線標(biāo)準(zhǔn)做了簡單介紹;后根據(jù)DeviceNet標(biāo)準(zhǔn)對所需求的產(chǎn)品的進(jìn)行總體設(shè)計(jì),以及相應(yīng)的DeviceNet網(wǎng)關(guān)的硬件和軟件的設(shè)計(jì)和開發(fā)。最后,搭建了DeviceNet-Modbus測試系統(tǒng)和DeviceNet-PROFIBUS DP兩套測試系統(tǒng)對所開發(fā)產(chǎn)品進(jìn)行的了功能測試。本課題按照預(yù)期設(shè)計(jì)思想完成了DeviceNet多功能網(wǎng)關(guān)的軟硬件的開發(fā),并將系統(tǒng)程序下載到處理器中,在測試平臺(tái)下能夠長時(shí)間的正常運(yùn)行,達(dá)到了期望效果。

    標(biāo)簽: DeviceNet ARM

    上傳時(shí)間: 2013-04-24

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