是一個用verilog寫成的加法器電路,可把七個元件加起來
標簽： verilog 加法器 元件
上傳時間： 2014-01-07
上傳用戶：zhangzhenyu
Cisco 電話概論文章,語音技術概略
標簽： Cisco
上傳時間： 2016-04-26
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使用DelphiX開發的“打地鼠” 供有興趣者
標簽： DelphiX
上傳時間： 2014-01-19
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打地鼠，一個簡單的手機游戲，希望對新手有用
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上傳時間： 2016-04-28
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這是一個Verilog的電梯控制程序碼,控制樓層為1~4樓,關開門...等
標簽： Verilog 控制 程序
上傳時間： 2016-05-04
上傳用戶：wyc199288
使用硬體描述語言HDL 設計硬體電路，臺灣人寫的PPT講義，非常不錯。VHDL硬件設計入門學習。VHDL基本語法架構，VHDL的零件庫(Library)及包裝(Package)等內容。
標簽： HDL
上傳時間： 2014-01-22
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電子書Absolute.C.plus.plu
標簽： Absolute plus plu
上傳時間： 2013-12-23
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5 bits 的加法器與減法器合併電路之原始程式製作
標簽： bits 加法器 法器 程式
上傳時間： 2016-05-18
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Accelerated c++ 電子書 對 c++ container 多有描述
標簽： Accelerated container
上傳時間： 2014-01-15
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解power flow CODE(學電力系統必備的東西)(內含詳細註解)
標簽： power flow CODE 系統
上傳時間： 2013-11-29
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