隨著電力電子技術(shù)的發(fā)展，開(kāi)關(guān)電源的小型化、高頻化成為趨勢(shì)，其中各個(gè)部分工作時(shí)的電磁干擾問(wèn)題也越來(lái)越嚴(yán)重，因此開(kāi)關(guān)電源的電磁兼容性也越來(lái)越引起人們的重視。目前，軟開(kāi)關(guān)技術(shù)因其能減少開(kāi)關(guān)損耗和提高效率，在開(kāi)關(guān)電源中應(yīng)用越來(lái)越廣泛。本文的主要目的是針對(duì)開(kāi)關(guān)電源中的電磁干擾進(jìn)行分析，研究軟開(kāi)關(guān)技術(shù)對(duì)電磁干擾的影響，并且提出一種抑制共模干擾的濾波方法。 本文首先介紹了電磁兼容的定義、開(kāi)關(guān)電源EMI的特點(diǎn)，論述了開(kāi)關(guān)電源中EMI的研究現(xiàn)狀。從電磁干擾的三要素出發(fā)，介紹了開(kāi)關(guān)電源中電磁干擾的干擾源和干擾的耦合通路。分析了電感、電容、高頻變壓器等器件的高頻特性，并介紹了線性阻抗穩(wěn)定系統(tǒng)(LISN)的定義和作用。在了解了軟開(kāi)關(guān)基本概念的基礎(chǔ)上，本文以全橋變換器為對(duì)象，介紹了移相全橋ZVS的工作原理，分析了它在實(shí)現(xiàn)過(guò)程中對(duì)共模干擾的影響，并在考慮IGBT寄生電容的情況下，對(duì)其共模干擾通道進(jìn)行了分析。然后以UC3875為核心，設(shè)計(jì)了移相全橋ZVS的控制電路和主電路，實(shí)現(xiàn)了軟開(kāi)關(guān)。為了對(duì)共模干擾進(jìn)行抑制，本文提出了一種新型的有源和無(wú)源相結(jié)合的EMI濾波器，即無(wú)源部分采用匹配網(wǎng)絡(luò)法，將阻抗失配的影響降到最低；有源部分采用前饋控制，對(duì)共模電流進(jìn)行補(bǔ)償。 針對(duì)以上提出的問(wèn)題，本文通過(guò)Saber軟件對(duì)移相全橋ZVS進(jìn)行了仿真，并和硬開(kāi)關(guān)條件下的傳導(dǎo)干擾進(jìn)行了比較，得出了在高頻段，ZVS的共模干擾小于硬開(kāi)關(guān)，在較低頻段改善不大，甚至更加嚴(yán)重，而差模干擾有較大衰減的結(jié)論。通過(guò)對(duì)混合濾波器進(jìn)行仿真，取得了良好的濾波效果，和傳統(tǒng)的無(wú)源EMI濾波器相比，在體積和重量上都有一定優(yōu)勢(shì)。
標(biāo)簽： EMI 開(kāi)關(guān)電源 模
上傳時(shí)間： 2013-05-28
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近幾十年來(lái),由于大功率電力電子裝置的廣泛應(yīng)用,使公用電網(wǎng)受到諧波電流和諧波電壓的污染日益嚴(yán)重,功率因數(shù)低,電能利用率低。為了抑制電網(wǎng)的諧波,提高功率因數(shù),人們通常采用無(wú)功補(bǔ)償、有源、無(wú)源濾波器等對(duì)電網(wǎng)環(huán)境進(jìn)行改善。近年來(lái),功率因數(shù)校正技術(shù)作為抑制諧波電流,提高功率因數(shù)的行之有效的方法,備受人們的關(guān)注。 本文在參閱國(guó)內(nèi)外大量文獻(xiàn)的基礎(chǔ)上,綜述了近年來(lái)國(guó)內(nèi)外功率因數(shù)校正的發(fā)展?fàn)顩r,簡(jiǎn)要分析了無(wú)源功率因數(shù)與有源功率因數(shù)的優(yōu)、缺點(diǎn),并詳細(xì)分析了有源功率因數(shù)校正的基本原理和控制方法。在通過(guò)對(duì)主電路拓?fù)渑c控制方法的優(yōu)、缺點(diǎn)比較后,選擇BOOST變換器作為主電路拓?fù)?采用基于平均電流控制的UC3854控制器,設(shè)計(jì)了容量為300W的兩級(jí)有源功率因數(shù)校正電路的前一級(jí)電路,計(jì)算了主電路與控制電路的元件參數(shù)。根據(jù)此參數(shù),基于MATLAB環(huán)境下對(duì)功率因數(shù)校正前、后的電路進(jìn)行了仿真,通過(guò)仿真波形的分析。最后搭建實(shí)驗(yàn)電路進(jìn)行實(shí)驗(yàn),采集實(shí)驗(yàn)波形,對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析,進(jìn)-步驗(yàn)證了本設(shè)計(jì)參數(shù)的正確性與準(zhǔn)確性。 本文功率因數(shù)校正電路的設(shè)計(jì),使電路的功率因數(shù)得到了明顯的改善,達(dá)到了設(shè)計(jì)要求,同時(shí)電路的總諧波畸變因數(shù)控制在了一定的范圍,減少了對(duì)電網(wǎng)的污染。并且電路的輸出電壓穩(wěn)定,為后一級(jí)的電路設(shè)計(jì)奠定了基礎(chǔ)。
標(biāo)簽： 3854 UC 有源功率因數(shù)
上傳時(shí)間： 2013-05-22
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直接數(shù)字合成(DDS)技術(shù)采用全數(shù)字的合成方法，所產(chǎn)生的信號(hào)具有頻率分辨率高、頻率切換速度快、頻率切換時(shí)相位連續(xù)、輸出相位噪聲低和可以產(chǎn)生任意波形等諸多優(yōu)點(diǎn)。本文研究的是一種基于DDS/FPGA的多波形信號(hào)源系統(tǒng)，其中，DDS技術(shù)是其核心技術(shù)。DDS可以精確地控制合成信號(hào)的三個(gè)參量：幅度、相位以及頻率，因此利用DDS技術(shù)可以合成任意波形。但因其數(shù)字化合成的固有特點(diǎn)，使其輸出信號(hào)中存在大量雜散信號(hào)。雜散信號(hào)的主要來(lái)源是：相位截?cái)鄮?lái)的雜散信號(hào)；幅度量化帶來(lái)的雜散信號(hào)；DAC的非線性特性帶來(lái)的雜散信號(hào)。這些雜散信號(hào)嚴(yán)重影響了合成信號(hào)的頻譜純度。因此抑制這些雜散信號(hào)是提高合成信號(hào)譜質(zhì)的關(guān)鍵。 本文在研究各種抑制DDS雜散技術(shù)的基礎(chǔ)上，提出了中和加擾技術(shù)，這可以在很大程度上減小雜散對(duì)DDS輸出信號(hào)譜質(zhì)的影響。 EP1S808956C6是一款高性能的FPGA芯片，其超強(qiáng)的數(shù)據(jù)處理能力十分適合應(yīng)用于DDS多波形信號(hào)源的開(kāi)發(fā)。在QuartusⅡ平臺(tái)下運(yùn)用Verilog HDL語(yǔ)言和原理圖設(shè)計(jì)可以很方便地應(yīng)用各種抑制雜散信號(hào)的方法來(lái)提高輸出信號(hào)的譜質(zhì)。 結(jié)合高速DDS技術(shù)和FPGA兩者的優(yōu)點(diǎn)，本文設(shè)計(jì)了一種基于DDS/FPGA的多波形信號(hào)源，它能完成正弦波、余弦波、三角波、鋸齒波、方波、AM、SSB、FM、2ASK、2FSK、π/4-QDPSK等多種信號(hào)。使得所設(shè)計(jì)的信號(hào)源可以適應(yīng)多種不同的工作環(huán)境，給工作帶了方便。
標(biāo)簽： DDSFPGA 多波形 信號(hào)源
上傳時(shí)間： 2013-07-27
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根據(jù)汽車發(fā)動(dòng)機(jī)控制芯片的工作環(huán)境，針對(duì)常見(jiàn)的溫度失效問(wèn)題，提出了一種應(yīng)用在發(fā)動(dòng)機(jī)控制芯片中的帶隙基準(zhǔn)電壓源電路。該電路采用0.18 μm CMOS工藝，采用電流型帶隙基準(zhǔn)電壓源結(jié)構(gòu)，具有適應(yīng)低電源電壓、電源抑制比高的特點(diǎn)。同時(shí)還提出一種使用不同溫度系數(shù)的電阻進(jìn)行高階補(bǔ)償?shù)姆椒ǎ瑢?shí)現(xiàn)了較寬溫度范圍內(nèi)的低溫度系數(shù)。仿真結(jié)果表明，該帶隙基準(zhǔn)電路在-50℃~+125℃的溫度范圍內(nèi)，實(shí)現(xiàn)平均輸出電壓誤差僅5.2 ppm/℃，可用于要求極端嚴(yán)格的發(fā)動(dòng)機(jī)溫度環(huán)境。該電路電源共模抑制比最大為99 dB，可以有效緩解由發(fā)動(dòng)機(jī)在不同工況下產(chǎn)生的電源紋波對(duì)輸出參考電壓的影響。
標(biāo)簽： 發(fā)動(dòng)機(jī) 溫差 基準(zhǔn)電壓源 環(huán)境
上傳時(shí)間： 2014-01-09
上傳用戶：ecooo
基于SMIC0.35 μm的CMOS工藝，設(shè)計(jì)了一種高電源抑制比，同時(shí)可在全工藝角下的得到低溫漂的帶隙基準(zhǔn)電路。首先采用一個(gè)具有高電源抑制比的基準(zhǔn)電壓，通過(guò)電壓放大器放大得到穩(wěn)定的電壓，以提供給帶隙核心電路作為供電電源，從而提高了電源抑制比。另外，將電路中的關(guān)鍵電阻設(shè)置為可調(diào)電阻，從而可以改變正溫度電壓的系數(shù)，以適應(yīng)不同工藝下負(fù)溫度系數(shù)的變化，最終得到在全工藝角下低溫漂的基準(zhǔn)電壓。Cadence virtuoso仿真表明：在27 ℃下，10 Hz時(shí)電源抑制比（PSRR）-109 dB，10 kHz時(shí)（PSRR）達(dá)到-64 dB；在4 V電源電壓下，在-40～80 ℃范圍內(nèi)的不同工藝角下，溫度系數(shù)均可達(dá)到5.6×10-6 V/℃以下。
標(biāo)簽： CMOS 高電源抑制 工藝 基準(zhǔn)電壓源
上傳時(shí)間： 2014-12-03
上傳用戶：88mao
:設(shè)計(jì)了一種基于單片機(jī)控制的數(shù)控恒流源。數(shù)控恒流源以AT89S52 為控制核心,采用了高共模抑制比低溫漂的運(yùn)算放大器OP07 和達(dá)林頓管TIP122 構(gòu)成恒流源的主體,配以高精度12 bit D/ A 芯片MAX532 以及16 bit A/ D 芯片AD7715 完成單片機(jī)對(duì)輸出電流的實(shí)時(shí)監(jiān)測(cè)。
標(biāo)簽： 單片機(jī) 恒流源 技術(shù)研究
上傳時(shí)間： 2013-12-17
上傳用戶：asasasas
多徑干擾信號(hào)是導(dǎo)航接收機(jī)測(cè)量過(guò)程中遇到的主要誤差源之一。針對(duì)Galileo系統(tǒng)以及GPS現(xiàn)代化過(guò)程中擬使用的BOC調(diào)制信號(hào)，研究了基于Strobe相關(guān)的BOC信號(hào)跟蹤過(guò)程中的多徑抑制方法。分析了多徑效應(yīng)對(duì)碼跟蹤精度的影響，從鑒相函數(shù)入手，提出了一種新的En-Strobe相關(guān)法。運(yùn)用窄相關(guān)法、Strobe相關(guān)法和En-Strobe相關(guān)法對(duì)BOC（1，1）信號(hào)和CBOC（6，1，1/11）信號(hào)進(jìn)行多徑抑制性能分析。仿真結(jié)果表明En-Strobe相關(guān)法在中短延遲的情況下能夠很好的抑制多徑誤差，且性能優(yōu)于窄相關(guān)法和Strobe相關(guān)法。
標(biāo)簽： Strobe BOC 信號(hào) 多徑
上傳時(shí)間： 2013-10-25
上傳用戶：腳趾頭
長(zhǎng)高44b0xi BIOS源碼 FS44B0II BIOS具有啟動(dòng)、引導(dǎo)，下載、燒寫(xiě)，設(shè)置日期、時(shí)間，設(shè)置工作頻率等多種功能，並且支持各種參數(shù)的存儲(chǔ)和自動(dòng)調(diào)用。 可以用flashpgm等軟件將BIOS燒寫(xiě)到Flash中去，BIOS的自身駐留地址位于NOR FLASH的0x1f0000處，系統(tǒng)參數(shù)保存在0x1ff000以上區(qū)域中。所以在燒寫(xiě)完BIOS，上電復(fù)位后先要執(zhí)一定要執(zhí)行backup命令把BIOS本身拷貝到NOR FLASH的高端1f0000去。
上傳時(shí)間： 2013-12-25
上傳用戶：ainimao
本書(shū)包括電路中噪聲抑制技術(shù)實(shí)踐應(yīng)用的方方面面。涵蓋了兩種基本的噪聲控制方法:屏蔽和接地；介紹了其他一些噪聲抑制技術(shù):如電路平衡、去禍、濾波等;還介紹了電纜布線、無(wú)源器件、觸點(diǎn)保護(hù)、本征噪聲源、有源器件的噪聲等方面的內(nèi)容;同時(shí)還介紹了數(shù)字電路與靜電放電的噪聲和輻射方面的問(wèn)題。本書(shū)適合于從事電子設(shè)備或系統(tǒng)設(shè)計(jì)的工程師使用，也可作為實(shí)用噪聲抑制技術(shù)的教材。此書(shū)網(wǎng)上可下載的都有亂碼 本身對(duì)此全部糾正極大方便了閱讀
上傳時(shí)間： 2022-02-16
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設(shè)計(jì)功率MOSFET驅(qū)動(dòng)電路時(shí)需重點(diǎn)考慮寄生參數(shù)對(duì)電路的影響。米勒電容作為MOSFET器件的一項(xiàng)重要參數(shù),在驅(qū)動(dòng)電路的設(shè)計(jì)時(shí)需要重點(diǎn)關(guān)注。重點(diǎn)觀察了MOSFET的開(kāi)通和關(guān)斷過(guò)程中柵極電壓、漏源極電壓和漏源極電流的變化過(guò)程,并分析了米勒電容、寄生電感等寄生參數(shù)對(duì)漏源極電壓和漏源極電流的影響。分析了柵極電壓在米勒平臺(tái)附近產(chǎn)生振蕩的原因,并提出了抑制措施,對(duì)功率MOSFET的驅(qū)動(dòng)設(shè)計(jì)具有一定的指導(dǎo)意義。When designing the drive circuit of power MOSFET,the influence of parasitic parameters on the circuit should be concerned.As an important parameter of MOSFET device,Miller capacitance should be considered in the design of drive circuit.The variation of gate voltage,drain source voltage and drain source current during the turn-on and turn-off of MOSFET were observed.The influences of parasitic parameters such as Miller capacitance and parasitic inductance on drain source voltage and drain source current were analyzed.The reasons of gate voltage oscillation nearby Miller plateau were analyzed,and the restraining measures were put forward.This research was instructive for the drive design of power MOSFET.
標(biāo)簽： mosfet
上傳時(shí)間： 2022-04-02
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