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電流轉(zhuǎn)換器

  • 這是本人參與實驗室項目編寫的實現dvb-mpeg2碼流解復用中和碼流相關的源代碼

    這是本人參與實驗室項目編寫的實現dvb-mpeg2碼流解復用中和碼流相關的源代碼，用c實現，dsp是ti的5416，中間用到了，計時、中斷、時鐘鎖存寄存器設置，對于學習dsp編程很有幫助

    標簽： dvb-mpeg 碼流 實驗室 項目

    上傳時間： 2015-05-10

    上傳用戶：stampede

  • 將大數看作一個n進制數組

    將大數看作一個n進制數組，對于目前的32位系統而言n可以取值為2的32次方，即0x10000000， 假如將一個1024位的大數轉化成0x10000000進制，它就變成了32位，而每一位的取值范圍就不是0-1 或0-9，而是0-0xffffffff。我們正好可以用一個無符號長整數來表示這一數值。所以1024位的大數 就是一個有32個元素的unsigned long數組。而且0x100000000進制的數組排列與2進制流對于計算機 來說，實際上是一回事，但是我們完全可以針對unsigned long數組進行“豎式計算”，而循環規模 被降低到了32次之內，并且算法很容易理解。

    標簽： 進制 數組

    上傳時間： 2015-05-29

    上傳用戶：xsnjzljj

  • viterbi 編譯碼器C源程序

    viterbi 編譯碼器C源程序，rate=1/2 N=7

    標簽： viterbi 編譯碼器 源程序

    上傳時間： 2015-06-14

    上傳用戶：gundan

  • 這是一個簡單的小工具,有點類似我們使用form方式設計時,使用behaver方式讓各個form作轉場特效一樣,不過這個工具是針對各個movie clip,相信對一些Art設計師有一定的幫助囉, 使

    這是一個簡單的小工具,有點類似我們使用form方式設計時,使用behaver方式讓各個form作轉場特效一樣,不過這個工具是針對各個movie clip,相信對一些Art設計師有一定的幫助囉, 使用的是Transition manager方式完成,相信不久會有利用tween class方式的程式產生器吧..其實我還蠻需要的...因為help檔沒有,有時要參考指令,都要上網查一次

    標簽： form behaver movie clip

    上傳時間： 2013-12-17

    上傳用戶：hasan2015

  • HMM(Hidden Markov Model)

    HMM(Hidden Markov Model)，狀態數目N=3，觀察符號數目M=2，時間長度T=3。 (a) Probability Evaluation: 給定狀態轉換機率A、狀態符號觀察機率B、和起始機率 ，求觀察序列 出現的機率。 (b) Optimal State Sequence: 給定狀態轉換機率A、狀態符號觀察機率B、起始機率 、和觀察序列 ，求一個狀態序列 使得O出現的機率最大。 (c) Parameter Estimation: 給定狀態轉換機率A、狀態符號觀察機率B、起始機率 、和觀察序列 ，求新的A、B、 ，使得O出現的機率最大。

    標簽： Hidden Markov Model HMM

    上傳時間： 2014-08-28

    上傳用戶：heart520beat

  • Huffman編解碼器的模擬實現 應用Huffman算法實現模擬編解碼器

    Huffman編解碼器的模擬實現 應用Huffman算法實現模擬編解碼器，程序實現對輸入的一篇英文文章(以 .txt文件讀入)，輸出Huffman 碼流(以 .txt文件輸出)，最好能實現譯碼過程。程序語言可以選用C、 VC或C++。

    標簽： Huffman 編解碼器 模擬 算法

    上傳時間： 2013-12-25

    上傳用戶：變形金剛

  • 這是臺灣鳥哥linux私房菜的電子書檔

    這是臺灣鳥哥linux私房菜的電子書檔，內容是一些linux的基礎教學與架設伺服器的設定，希望大家會喜歡

    標簽： linux

    上傳時間： 2014-01-18

    上傳用戶：qq21508895

  • SDL_mixer 是一個基于 SDL 的混音器

    SDL_mixer 是一個基于 SDL 的混音器，它可使同時播放的多個音頻流混合成一個聲道播放

    標簽： SDL_mixer SDL 混音器

    上傳時間： 2013-12-10

    上傳用戶：sssl

  • 一個編碼器

    一個編碼器，能編解碼位流，適用于壓縮算法的編碼輸出。

    標簽： 編碼器

    上傳時間： 2015-09-12

    上傳用戶：qoovoop

  • 用verilog設計密勒解碼器 一、題目： 設計一個密勒解碼器電路 二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波

    用verilog設計密勒解碼器 一、題目： 設計一個密勒解碼器電路 二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復位信號，低有效 三、輸入信號說明： 輸入數據為串行改進密勒碼，每個碼元持續時間為8μs，即16個CLK時鐘；數據流是由A、B、C三種信號組成； A：前8個時鐘保持“1”，接著5個時鐘變為“0”，最后3個時鐘為“1”。 B：在整個碼元持續時間內都沒有出現“0”，即連續16個時鐘保持“1”。 C：前5個時鐘保持“0”，后面11個時鐘保持“1”。 改進密勒碼編碼規則如下： 如果碼元為邏輯“1”，用A信號表示。 如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推； “通信起始位”，用C信號表示； “通信結束位”，用“0”及緊隨其后的B信號表示。 “無數據”，用連續的B信號表示。

    標簽： verilog 2MHz DIN CLK

    上傳時間： 2013-12-02

    上傳用戶：wang0123456789

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