是一個(gè)用verilog寫(xiě)成的加法器電路,可把七個(gè)元件加起來(lái)
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
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內(nèi)存池，內(nèi)存池 內(nèi)存池 ，內(nèi)存池內(nèi)存池，內(nèi)存池
標(biāo)簽： 內(nèi)存
上傳時(shí)間： 2013-11-29
上傳用戶：lili123
cisco安全相關(guān) cisco入侵的藝術(shù)
標(biāo)簽： cisco
上傳時(shí)間： 2016-05-04
上傳用戶：leixinzhuo
這是一個(gè)Verilog的電梯控制程序碼,控制樓層為1~4樓,關(guān)開(kāi)門...等
標(biāo)簽： Verilog 控制 程序
上傳用戶：wyc199288
使用硬體描述語(yǔ)言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫(xiě)的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語(yǔ)法架構(gòu)，VHDL的零件庫(kù)(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽： HDL
上傳時(shí)間： 2014-01-22
上傳用戶：cxl274287265
電池欠壓管理電路圖電 池欠壓管理電路圖
標(biāo)簽： 欠壓 管理電路 電池
上傳時(shí)間： 2016-05-08
上傳用戶：agent
電子書(shū)Absolute.C.plus.plu
標(biāo)簽： Absolute plus plu
上傳時(shí)間： 2013-12-23
上傳用戶：yph853211
圖象的特效顯示實(shí)例 許多人在掌握J(rèn)ava的基本知識(shí)后,都希望通過(guò)進(jìn)行一系列的課程設(shè)計(jì)來(lái)鞏固和提高Java編程技
標(biāo)簽： Java 圖象 特效顯示 基本知識(shí)
上傳時(shí)間： 2013-11-26
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前段時(shí)間使用occi做了oracle數(shù)據(jù)庫(kù)連接池的項(xiàng)目開(kāi)發(fā)，費(fèi)了好大的勁找到了該C、C++中使用OCCI的文檔，現(xiàn)與大家分享。
標(biāo)簽： oracle occi 數(shù)據(jù)庫(kù) 連接
上傳時(shí)間： 2013-11-27
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用MATLAB對(duì)單載波頻域均衡進(jìn)行仿真，并繪制出誤碼率仿真的結(jié)果。
標(biāo)簽： MATLAB 單載波 仿真 頻域
上傳時(shí)間： 2014-09-01
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