是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
上傳用戶：zhangzhenyu
Cisco 電話概論文章,語音技術(shù)概略
標(biāo)簽： Cisco
上傳時(shí)間： 2016-04-26
上傳用戶：weixiao99
這是個(gè)類似華容道的拼圖游戲，目的是把大的方塊移動(dòng)到窗口的下方。
標(biāo)簽：
上傳時(shí)間： 2013-11-29
上傳用戶：我干你啊
華容道可以自己設(shè)計(jì)地圖，特別好玩，如果不會(huì)可以自動(dòng)解題。本人極力推薦
標(biāo)簽： 地圖
上傳時(shí)間： 2013-12-20
上傳用戶：D&L37
是學(xué)習(xí)LINUX必讀的一個(gè)源碼包和2.6內(nèi)核相比可讀性更強(qiáng)更容于理解
標(biāo)簽： LINUX 2.6 源碼 內(nèi)核
上傳時(shí)間： 2014-08-14
上傳用戶：498732662
DOS基礎(chǔ)教程,入門的.簡(jiǎn)單容易懂,讓你輕松學(xué)會(huì)DOS
標(biāo)簽： DOS 基礎(chǔ)教程
上傳時(shí)間： 2016-05-04
上傳用戶：wangyi39
使用硬體描述語言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語法架構(gòu)，VHDL的零件庫(kù)(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽： HDL
上傳時(shí)間： 2014-01-22
上傳用戶：cxl274287265
電子書Absolute.C.plus.plu
標(biāo)簽： Absolute plus plu
上傳時(shí)間： 2013-12-23
上傳用戶：yph853211
5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽： bits 加法器 法器 程式
上傳時(shí)間： 2016-05-18
上傳用戶：ippler8
這是一個(gè)類似華容道的拼圖游戲的JAVA源碼,經(jīng)本人修改可以進(jìn)行.
標(biāo)簽： JAVA 源碼 修改
上傳時(shí)間： 2014-01-21
上傳用戶：gxmm
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
