基于N溝道MOS管H橋驅(qū)動(dòng)電路設(shè)計(jì)與制作
標(biāo)簽： MOS N溝道 H橋驅(qū)動(dòng) 電路設(shè)計(jì)
上傳時(shí)間： 2014-08-01
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電路連接 由于數(shù)碼管品種多樣，還有共陰共陽的，下面我們使用一個(gè)數(shù)碼管段碼生成器（在文章結(jié)尾） 去解決不同數(shù)碼管的問題： 本例作者利用手頭現(xiàn)有的一位不知品牌的共陽數(shù)碼管：型號(hào)D5611 A/B，在Eagle 找了一個(gè) 類似的型號(hào)SA56-11，引腳功能一樣可以直接代換。所以下面電路圖使用SA56-11 做引腳說明。 注意： 1. 將數(shù)碼管的a~g 段，分別接到Arduino 的D0~D6 上面。如果你手上的數(shù)碼管未知的話，可以通過通電測量它哪個(gè)引腳對應(yīng)哪個(gè)字段，然后找出a~g 即可。 2. 分清共陰還是共陽。共陰的話，接220Ω電阻到電源負(fù)極；共陽的話，接220Ω電阻到電源+5v。 3. 220Ω電阻視數(shù)碼管實(shí)際工作亮度與手頭現(xiàn)有原件而定，不一定需要準(zhǔn)確。 4. 按下按鈕即停。 源代碼 由于我是按照段碼生成器默認(rèn)接法接的，所以不用修改段碼生成器了，直接在段碼生成器選擇共陽極，再按“自動(dòng)”生成數(shù)組就搞定。 下面是源代碼，由于偷懶不用寫循環(huán)，使用了部分AVR 語句。 PORTD 這個(gè)是AVR 的端口輸出控制語句，8 位對應(yīng)D7~D0，PORTD=00001001 就是D3 和D0 是高電平。 PORTD = a;就是找出相應(yīng)的段碼輸出到D7~D0。 DDRD 這個(gè)是AVR 語句中控制引腳作為輸出/輸入的語句。DDRD = 0xFF;就是D0~D7 全部 作為輸出腳了。 ARDUINO CODECOPY /* Arduino 單數(shù)碼管骰子 Ansifa 2011-12-28 */ //定義段碼表，表中十個(gè)元素由LED 段碼生成器生成，選擇了共陽極。 inta[10] = {0xC0, 0xF9, 0xA4, 0xB0, 0x99, 0x92, 0x82, 0xF8, 0x80, 0x90}; voidsetup() { DDRD = 0xFF; //AVR 定義PortD 的低七位全部用作輸出使用。即0xFF=B11111111對 應(yīng)D7~D0 pinMode(12, INPUT); //D12用來做骰子暫停的開關(guān) } voidloop() { for(int i = 0; i < 10; i++) { //將段碼輸出PortD 的低7位，即Arduino 的引腳D0~D6，這樣需要取出PORTD 最高位，即 D7的狀態(tài)，與段碼相加，之后再輸出。 PORTD = a[i]; delay(50); //延時(shí)50ms while(digitalRead(12)) {} //如果D12引腳高電平，則在此死循環(huán),暫停LED 跑 動(dòng) } }
標(biāo)簽： Arduino 10 數(shù)碼管 實(shí)驗(yàn)
上傳時(shí)間： 2013-10-15
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本程序用C語言實(shí)現(xiàn)了集成神經(jīng)網(wǎng)絡(luò)解決廣義異或問題。用神經(jīng)網(wǎng)絡(luò)集成方法做成表決網(wǎng),可克服初始權(quán)值的影響,對神經(jīng)網(wǎng)絡(luò)分類器來說:假設(shè)有N個(gè)獨(dú)立的子網(wǎng),采用絕對多數(shù)投票法,再假設(shè)每個(gè)子網(wǎng)以1-p的概率給出正確結(jié)果,且網(wǎng)絡(luò)之間的錯(cuò)誤不相關(guān),則表決系統(tǒng)發(fā)生錯(cuò)誤的概率為 Perr = ( ) pk(1-p)N-k 當(dāng)p<1/2時(shí) Perr 隨N增大而單調(diào)遞減. 在工程化設(shè)計(jì)中,先設(shè)計(jì)并訓(xùn)練數(shù)目較多的子網(wǎng),然后從中選取少量最佳子網(wǎng)形成表決系統(tǒng),可以達(dá)到任意高的泛化能力。
標(biāo)簽： 神經(jīng)網(wǎng)絡(luò) 子網(wǎng) 程序 C語言
上傳時(shí)間： 2015-05-03
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使用FPGA控制數(shù)碼管,在數(shù)碼管上動(dòng)態(tài)的顯示數(shù)字,很使用,可以直接作為其他模塊的子模塊,直接調(diào)用
標(biāo)簽： FPGA 數(shù)碼管 控制 動(dòng)態(tài)
上傳時(shí)間： 2014-01-25
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范德蒙行列式求解方法,VANDER(X[],W[],Q[],N),在子過程Vander中實(shí)現(xiàn)。
上傳時(shí)間： 2015-08-29
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1.功能 用高斯方法計(jì)算n重積分(C語言) 2.參數(shù)說明 int n : 積分重?cái)?shù) int js[n] : js[k]表示第k層積分區(qū)間所劃分的子區(qū)間 void (*ss)() : 指向計(jì)算各層積分上、下限的函數(shù)名(用戶自編) double (*f)() : 指向計(jì)算被積函數(shù)值的函數(shù)名(用戶自編) double gaus() : 函數(shù)返回積分值 3.文件說明 gaus.c為函數(shù)程序 gaus0.c為主函數(shù)程序
上傳時(shí)間： 2014-01-05
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為了下載只好把 無聊的十進(jìn)位轉(zhuǎn)二進(jìn)位上傳
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上傳時(shí)間： 2013-12-25
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時(shí)間復(fù)雜度為O(nlogn)的最長單調(diào)遞增子序列問題的計(jì)算程序。不是動(dòng)態(tài)規(guī)劃算法。在一分鐘之內(nèi)可以計(jì)算n=10^6個(gè)元素的遞增子序列。
上傳時(shí)間： 2014-03-10
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基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚(yáng)聲器等實(shí)現(xiàn)了《電子線路設(shè)計(jì)• 測試• 實(shí)驗(yàn)》課程中多功能數(shù)字鐘實(shí)驗(yàn)所要求的所有功能和其它一些擴(kuò)展功能。包括：基本功能——以數(shù)字形式顯示時(shí)、分、秒的時(shí)間，小時(shí)計(jì)數(shù)器為同步24進(jìn)制，可手動(dòng)校時(shí)、校分；擴(kuò)展功能——仿廣播電臺(tái)正點(diǎn)報(bào)時(shí)，任意時(shí)刻鬧鐘（選做），自動(dòng)報(bào)整點(diǎn)時(shí)數(shù)（選做）；其它擴(kuò)展功能——顯示年月日（能處理大月小月，可手動(dòng)任意設(shè)置年月日），秒表（包括開始、暫停和清零）。
標(biāo)簽： Cyclone Verilog Altera 144C
上傳時(shí)間： 2015-09-27
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排列問題 M個(gè)1,N個(gè)0的排列(高效率版) 排列數(shù)為:c(m+n,n) 對n個(gè)0,m個(gè)1,我的想法是這樣的: 每個(gè)排列可以分三段: 全0列,全1列, 子問題列 設(shè)各段長:r,s,t .子問題列就是 (n,m) = (n-r,m-s),其中0<=r<=n,s=1
上傳時(shí)間： 2015-11-11
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