電子電路零件應(yīng)用手冊(cè)
標(biāo)簽： 電子電路
上傳時(shí)間： 2021-12-14
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DATA SHEET_OTA7290B_V07_敦泰電子(上海)，關(guān)于大屏顯示驅(qū)動(dòng)芯片應(yīng)用官方規(guī)格書(shū)資料
標(biāo)簽： 顯示驅(qū)動(dòng)芯片 ota7290b
上傳時(shí)間： 2022-07-18
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SMT（Surface mount technology）是可在“板面上”滿及焊牢棲多敷“表面黏裝零件的電子裝配技術(shù).侵貼：1.可在板上雨成同特焊接，封裝密度提高50~70%.WW2.l短，提高博輸速度3.可使用更高刪敷.4.自勤化，快速，成本低.1.表面貼裝零件SOIC（small outline integrate circle）RESISTANCE（電阻）CAPACITANCE（電容）AMPLCC（plastic leaded chip carriers）CONNECT etc.（結(jié)器）封裝材料1.）陶瓷（BeO）：精度高，密封度高（CTE：5～7PPM/℃）封板子熟膨服要求高2.）聚硫胺醚（Polyetherimide）：一可用玻璃逛行封合的耐高溫熟塑性塑廖，機(jī)械，電子性能侵良AwIR各波皆敏感，易分解，生“酸泡”現(xiàn)象.3.）熔融矽砂（Fused silica），暖氧橫脂
標(biāo)簽： fpc
上傳時(shí)間： 2022-07-27
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本書(shū)以最新的資訊家電、智慧型手機(jī)、PDA產(chǎn)品為出發(fā)點(diǎn)，廣泛並深入分析相關(guān)的嵌入式系統(tǒng)技術(shù)。 適合閱讀： 產(chǎn)品主管、系統(tǒng)設(shè)計(jì)分析人員、欲進(jìn)入此領(lǐng)域的工程師、大專院校教學(xué). 本書(shū)效益： 為開(kāi)發(fā)嵌入式系統(tǒng)產(chǎn)品必備入門聖經(jīng) 進(jìn)入嵌入式系統(tǒng)領(lǐng)域的寶典 第三代行動(dòng)通訊終端設(shè)備與內(nèi)容服務(wù)的必備知識(shí).
上傳時(shí)間： 2015-09-03
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類比與介面裝置(AIPD)新產(chǎn)品研討會(huì)
標(biāo)簽： AIPD
上傳時(shí)間： 2013-08-03
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多功能 信息管理 V3.0 《多功能 信息管理 V3.0》 1）新聞/文章/鏈接/圖片信息發(fā)布上傳。 2）討論板/列表/縮略圖/三款顯示風(fēng)格。 3）貼子置頂、編輯。 4）5款加密登陸方式。 5）會(huì)員3種級(jí)別認(rèn)證。 6）禁止同賬號(hào)同時(shí)多人登陸。 7）記錄鎖定同賬號(hào)登陸。 8）站長(zhǎng)多附件上傳。(共享版沒(méi)此功能） 9）訪客投票、意見(jiàn)留言。 10）圖址隨機(jī)更改，可防圖址被別的網(wǎng)站作鏈接。 11）注冊(cè)用戶郵箱驗(yàn)證(共享版沒(méi)此功能）
標(biāo)簽： 3.0 多功能 信息管理 信息發(fā)布
上傳時(shí)間： 2015-04-03
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家具行業(yè)的成本核算報(bào)價(jià)系統(tǒng),主要征對(duì)家個(gè)產(chǎn)品的結(jié)構(gòu)展開(kāi)進(jìn)行材料成本及人工制造費(fèi)用統(tǒng)計(jì),加上可調(diào)節(jié)的利潤(rùn)設(shè)定,將其成本核算出來(lái),同時(shí)將報(bào)價(jià)單作出來(lái)
上傳時(shí)間： 2014-01-21
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顯示ARP緩存信息.A R P高效運(yùn)行的關(guān)鍵是由于每個(gè)主機(jī)上都有一個(gè)A R P高速緩存。這個(gè)高速緩存存放了最 近I n t e r n e t地址到硬件地址之間的映射記錄。高速緩存中每一項(xiàng)的生存時(shí)間一般為2 0分鐘，起 始時(shí)間從被創(chuàng)建時(shí)開(kāi)始算起。
上傳時(shí)間： 2013-12-27
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本程序用C語(yǔ)言實(shí)現(xiàn)了集成神經(jīng)網(wǎng)絡(luò)解決廣義異或問(wèn)題。用神經(jīng)網(wǎng)絡(luò)集成方法做成表決網(wǎng),可克服初始權(quán)值的影響,對(duì)神經(jīng)網(wǎng)絡(luò)分類器來(lái)說(shuō):假設(shè)有N個(gè)獨(dú)立的子網(wǎng),采用絕對(duì)多數(shù)投票法,再假設(shè)每個(gè)子網(wǎng)以1-p的概率給出正確結(jié)果,且網(wǎng)絡(luò)之間的錯(cuò)誤不相關(guān),則表決系統(tǒng)發(fā)生錯(cuò)誤的概率為 Perr = ( ) pk(1-p)N-k 當(dāng)p<1/2時(shí) Perr 隨N增大而單調(diào)遞減. 在工程化設(shè)計(jì)中,先設(shè)計(jì)并訓(xùn)練數(shù)目較多的子網(wǎng),然后從中選取少量最佳子網(wǎng)形成表決系統(tǒng),可以達(dá)到任意高的泛化能力。
標(biāo)簽： 神經(jīng)網(wǎng)絡(luò) 子網(wǎng) 程序 C語(yǔ)言
上傳時(shí)間： 2015-05-03
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PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: 為確保產(chǎn)品之製造性, R&D在設(shè)計(jì)階段必須遵循Layout相關(guān)規(guī)範(fàn), 以利製造單位能順利生產(chǎn), 確保產(chǎn)品良率, 降低因設(shè)計(jì)而重工之浪費(fèi).
標(biāo)簽： Layout 1.70 Rule PCB
上傳時(shí)間： 2015-05-23
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