本書系統(tǒng)講解通信網(wǎng)絡(luò)領(lǐng)域Xilinx FPGA內(nèi)部的IP硬核。以流行的Xilinx Virtex-6型號(hào)芯片舉例，涵蓋Xilinx
FPGA在通信領(lǐng)域主流的IP核，闡述Xilinx FPGA時(shí)鐘資源和DCM、PLL和MMCM時(shí)鐘管理器的特性和使用方法；介紹基于Block
RAM資源生成ROM、RAM、FIFO和CAM核的使用過程。闡述TEMAC核背景知識(shí)、內(nèi)部結(jié)構(gòu)、接口時(shí)序和配置參數(shù)，給出生成實(shí)例；介紹LVDS技術(shù)規(guī)范、源同步實(shí)現(xiàn)方案和去偏移技術(shù)，講解Xilinx
FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；闡述Xilinx FPGA
DDR3控制器IP核的結(jié)構(gòu)組成、模塊劃分、接口信號(hào)和物理約束等。
標(biāo)簽：
xilinx
fpga
ip核
上傳時(shí)間：
2022-06-11
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