本論文針對(duì)6kV/400kW三相異步電動(dòng)機(jī)的中壓變頻器試驗(yàn)裝置，從分析目前中壓變頻器常用的主回路拓?fù)淙胧郑敿?xì)闡述并分析了本文研究的單元串聯(lián)型中壓變頻器控制系統(tǒng)。 本文首先從理論上分析了多單元串聯(lián)型中壓變頻器脈寬控制原理。然后，把一種高性能的V/f控制方案引入中壓變頻器控制系統(tǒng)。通過(guò)矢量補(bǔ)償定子壓降，進(jìn)行轉(zhuǎn)差補(bǔ)償和對(duì)電機(jī)電流進(jìn)行限制控制，實(shí)現(xiàn)了具有很好的低頻性能并具有防“跳閘”等功能的V/f控制方案。 同時(shí)，本文將Siemens公司通用變頻器的時(shí)隙、連接紙的概念運(yùn)用到中壓變頻器控制領(lǐng)域。增加了系統(tǒng)的可變性，自由性和方便性。設(shè)計(jì)了具有系統(tǒng)組態(tài)功能的模塊化軟件，其中著重對(duì)控制軟件中的幾個(gè)重要功能進(jìn)行了分析討論。這些重要功能模塊有：控制字和狀態(tài)字、順序控制、V/f曲線(xiàn)、給定積分器、基于電壓補(bǔ)償?shù)妮敵鲎詣?dòng)穩(wěn)壓算法、通訊功能等。 中壓變頻器在實(shí)驗(yàn)室設(shè)計(jì)為6kV/22kW試驗(yàn)系統(tǒng)，實(shí)際設(shè)計(jì)為6kV/400kW的變頻系統(tǒng)裝置。本文給出了實(shí)驗(yàn)室調(diào)試結(jié)果及分析。實(shí)驗(yàn)結(jié)果表明，該中壓變頻器能夠安全、穩(wěn)定地運(yùn)行。
上傳時(shí)間： 2013-04-24
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本文的目的在于設(shè)計(jì)一個(gè)自適應(yīng)噪音抵消系統(tǒng),使其能消除含噪語(yǔ)音信號(hào)中的背景噪音,達(dá)到提高語(yǔ)音信號(hào)質(zhì)量的目的.主要工作分為兩大部分.本文在第一部分介紹了自適應(yīng)數(shù)字濾波器的基本理論思想,具體闡述了自適應(yīng)噪聲抵消系統(tǒng)基本原理,并對(duì)自適應(yīng)噪聲抵消系統(tǒng)的指標(biāo)、抵消性能進(jìn)行了計(jì)算分析.自適應(yīng)濾波器的算法是整個(gè)系統(tǒng)的核心,在第一部分中,對(duì)兩種最基本的自適應(yīng)算法,進(jìn)行了詳細(xì)的介紹和分析,并針對(duì)兩種算法的優(yōu)缺點(diǎn)進(jìn)行了詳細(xì)的比較.這一部分中最關(guān)鍵的是對(duì)設(shè)計(jì)的噪聲抵消系統(tǒng)進(jìn)行計(jì)算機(jī)仿真,驗(yàn)證系統(tǒng)設(shè)計(jì)的合理性和算法的正確性.通過(guò)對(duì)自適應(yīng)噪聲抵消器的MATLAB仿真及對(duì)仿真圖形的分析,驗(yàn)證了系統(tǒng)設(shè)計(jì)和自適應(yīng)算法的可行性.第二部分主要完成自適應(yīng)噪聲抵消系統(tǒng)的硬件設(shè)計(jì)和軟件編程.在第一部分計(jì)算機(jī)仿真分析的基礎(chǔ)上,利用高速信號(hào)處理芯片DSP(TMS320LF2407)設(shè)計(jì)了一個(gè)噪聲干擾抵消系統(tǒng),在高速信號(hào)處理芯片(TMS320LF2407)上開(kāi)發(fā)實(shí)現(xiàn)了自適應(yīng)LMS算法.
標(biāo)簽： DSP
上傳時(shí)間： 2013-06-28
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高性能ADC產(chǎn)品的出現(xiàn)，給混合信號(hào)測(cè)試領(lǐng)域帶來(lái)前所未有的挑戰(zhàn)。并行ADC測(cè)試方案實(shí)現(xiàn)了多個(gè)ADC測(cè)試過(guò)程的并行化和實(shí)時(shí)化，減少了單個(gè)ADC的平均測(cè)試時(shí)間，從而降低ADC測(cè)試成本。 本文實(shí)現(xiàn)了基于FPGA的ADC并行測(cè)試方法。在閱讀相關(guān)文獻(xiàn)的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測(cè)試方法和測(cè)試流程。使用FPGA實(shí)現(xiàn)時(shí)域參數(shù)評(píng)估算法和頻域參數(shù)評(píng)估算法，并對(duì)2個(gè)ADC在不同樣本數(shù)條件下進(jìn)行并行測(cè)試。 通過(guò)在FPGA內(nèi)部實(shí)現(xiàn)ADC測(cè)試時(shí)域算法和頻域算法相結(jié)合的方法來(lái)搭建測(cè)試系統(tǒng)，完成音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測(cè)試時(shí)域算法和頻域算法的FPGA實(shí)現(xiàn)。整個(gè)測(cè)試系統(tǒng)使用Angilent 33220A任意信號(hào)發(fā)生器提供模擬激勵(lì)信號(hào)，共用一個(gè)FPGA內(nèi)部實(shí)現(xiàn)的采樣時(shí)鐘控制模塊。并行測(cè)試系統(tǒng)將WM8731.L片內(nèi)的兩個(gè)獨(dú)立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對(duì)其進(jìn)行串并轉(zhuǎn)換。然后對(duì)左右兩個(gè)通道分別配置一個(gè)FFT算法模塊和時(shí)域算法模塊，并行地實(shí)現(xiàn)了ADC參數(shù)的評(píng)估算法。 在樣本數(shù)分別為128和4096的實(shí)驗(yàn)條件下，對(duì)WM8731L片內(nèi)2個(gè)被測(cè).ADC并行地進(jìn)行參數(shù)評(píng)估，被測(cè)參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號(hào)與噪聲諧波失真比SINAD、總諧波失真THD等5個(gè)常用參數(shù)。實(shí)驗(yàn)結(jié)果表明，通過(guò)在FPGA內(nèi)配置2個(gè)獨(dú)立的參數(shù)計(jì)算模塊，可并行地實(shí)現(xiàn)對(duì)2個(gè)相同ADC的參數(shù)評(píng)估，減小單個(gè)ADC的平均測(cè)試時(shí)間。 FPGA片內(nèi)實(shí)時(shí)評(píng)估算法的實(shí)現(xiàn)節(jié)省了測(cè)試樣本傳輸至自動(dòng)測(cè)試機(jī)PC端的時(shí)間。而且只需將HDL代碼多次復(fù)制，就可實(shí)現(xiàn)多個(gè)被測(cè)ADC在同一時(shí)刻并行地被評(píng)估，配置靈活。基于FPGA的ADC并行測(cè)試方法易于實(shí)現(xiàn)，具有可行性，但由于噪聲的影響，測(cè)試精度有待進(jìn)一步提高。該方法可用于自動(dòng)測(cè)試機(jī)的混合信號(hào)選項(xiàng)卡或測(cè)試子系統(tǒng)。 關(guān)鍵詞：ADC測(cè)試；并行；參數(shù)評(píng)估；FPGA；FFT
上傳時(shí)間： 2013-07-11
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隨著圖像處理技術(shù)的不斷發(fā)展，圖像處理技術(shù)在國(guó)民經(jīng)濟(jì)和社會(huì)生活的各個(gè)方面都得到了廣泛的運(yùn)用。與此同時(shí)，人們對(duì)圖像處理的要求也越來(lái)越高。傳統(tǒng)的數(shù)字圖像處理器件主要有專(zhuān)用集成芯片（Application Specific Integrated Circuit）和數(shù)字信號(hào)處理器（Digital Signal Process）。進(jìn)入20世紀(jì)以來(lái)，伴隨著半導(dǎo)體技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA以其應(yīng)用靈活、集成度高、功能強(qiáng)大、設(shè)計(jì)周期短、開(kāi)發(fā)成本低的特點(diǎn)，越來(lái)越多地被應(yīng)用在圖像處理領(lǐng)域。大量實(shí)踐證明，F(xiàn)PGA的并行處理能力與流水線(xiàn)作業(yè)能顯著地提高圖像處理的速度，因此基于FPGA的圖像處理系統(tǒng)有著廣闊的發(fā)展前景。 本文研究的是一個(gè)在嵌入式視頻監(jiān)控系統(tǒng)下的圖像預(yù)處理子系統(tǒng)。首先實(shí)現(xiàn)了一個(gè)通用可重復(fù)配置的圖像處理算法研究硬件平臺(tái)，完成圖像的采集、接收、處理、存儲(chǔ)、輸出等功能。由于FPGA本身具有完全的可重復(fù)配置性，所以該架構(gòu)的硬件平臺(tái)可以很方便的升級(jí)和重復(fù)配置。其次在該平臺(tái)上，本文使用Verilog HDL硬件語(yǔ)言在FPGA芯片上實(shí)現(xiàn)了多種圖像預(yù)處理算法。在實(shí)現(xiàn)過(guò)程中，為了充分發(fā)揮FPGA在并行處理方面的強(qiáng)大功能，本文對(duì)算法做了一定的改進(jìn)，使其盡量能使用并行處理的方式來(lái)完成。實(shí)驗(yàn)結(jié)果表明，本圖像預(yù)處理系統(tǒng)能在毫秒級(jí)高速地完成多種圖像算法，完全能夠滿(mǎn)足視頻監(jiān)控系統(tǒng)50幀/秒的輸出要求。 最后根據(jù)視頻監(jiān)控系統(tǒng)在實(shí)際運(yùn)用中出現(xiàn)的噪聲類(lèi)型多樣化的情況，我們?cè)O(shè)計(jì)了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過(guò)對(duì)處理后圖像峰值信噪比（PSNR）的分析，控制FPGA對(duì)下一幅圖像的噪聲采用更有針對(duì)性的圖像處理方法。
上傳時(shí)間： 2013-05-20
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作為性能優(yōu)異的糾錯(cuò)編碼，Turbo碼自誕生以來(lái)就一直受到理論界以及工程應(yīng)用界的關(guān)注。TD—SCDMA是我國(guó)擁有自主知識(shí)產(chǎn)權(quán)的3G通信標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)把Turbo碼是作為前向糾錯(cuò)體制，但Turbo碼的譯碼算法比較復(fù)雜并且需要多次迭代，這造成Turbo碼譯碼延時(shí)大，譯碼速度慢，因此限制了Turbo碼的實(shí)際應(yīng)用。因此有必要研究如何將現(xiàn)有的Turbo碼譯碼算法進(jìn)行簡(jiǎn)化，加速，使其轉(zhuǎn)化成為適合在硬件上實(shí)現(xiàn)的算法，將實(shí)驗(yàn)室的理論研究成果轉(zhuǎn)化成為硬件產(chǎn)品。 論文主要的研究?jī)?nèi)容有以下兩點(diǎn)： 其一，提出信道自適應(yīng)迭代譯碼方案。在事先設(shè)定最大迭代次數(shù)的情況下，自適應(yīng)Turbo碼譯碼算法能夠根據(jù)信道的變化自動(dòng)調(diào)整迭代次數(shù)。 仿真結(jié)果表明：該自適應(yīng)迭代譯碼方案能夠根據(jù)信道的變化自動(dòng)調(diào)整迭代次數(shù)，在保證譯碼性能基本上沒(méi)有損失的情況下，有效減少譯碼時(shí)間，明顯提高譯碼速度。 其二，根據(jù)得到的信道自適應(yīng)迭代譯碼方案，借助Xilinx公司Spartan3 FPGA硬件平臺(tái)，使用Verilog硬件描述語(yǔ)言，將用C/C++語(yǔ)言寫(xiě)成的信道自適應(yīng)迭代譯碼算法轉(zhuǎn)化成為硬件設(shè)計(jì)實(shí)現(xiàn)，得到硬件電路，并對(duì)得到的譯碼器硬件電路進(jìn)行測(cè)試。 測(cè)試結(jié)果表明：隨著信道的變化，硬件電路的譯碼速度也隨之自動(dòng)變化，信噪比越高譯碼速度越快，并且硬件譯碼器性能（誤比特率）與實(shí)驗(yàn)仿真基本一致。
上傳時(shí)間： 2013-05-31
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互聯(lián)網(wǎng)、移動(dòng)通信、星基導(dǎo)航是21世紀(jì)信息社會(huì)的三大支柱產(chǎn)業(yè)，而GPS系統(tǒng)的技術(shù)水平和發(fā)展歷程代表著全世界衛(wèi)星導(dǎo)航系統(tǒng)的發(fā)展?fàn)顩r。目前，我國(guó)已經(jīng)成為GPS的使用大國(guó)，衛(wèi)星導(dǎo)航產(chǎn)業(yè)鏈也已基本形成。然而，我們對(duì)GPS核心技術(shù)(即如何捕獲衛(wèi)星信號(hào)并保持對(duì)信號(hào)的跟蹤)的研究還不夠深入，我國(guó)GPS產(chǎn)品的核心部分多數(shù)還是靠進(jìn)口。因此，對(duì)GPS核心技術(shù)的研究是非常緊迫的。 本文首先介紹了GPS的定位原理，之后闡述了GPS接收機(jī)的基本原理一直接擴(kuò)頻通信和GPS信號(hào)的結(jié)構(gòu)與特性。從這些方面出發(fā)研究接收機(jī)基帶處理器的捕獲與跟蹤設(shè)計(jì)方案。 設(shè)計(jì)過(guò)程中，先詳細(xì)分析了滑動(dòng)相關(guān)的捕獲算法和基于FFT的快速捕獲算法，并利用matlab進(jìn)行了驗(yàn)證。由于前者靈活性好且可捕獲到高精度的碼相位和載波頻率，適合于本文的硬件接收機(jī)，所以本文確定了滑動(dòng)相關(guān)的捕獲方案。 接著分析了跟蹤環(huán)路的特點(diǎn)，跟蹤模塊采用碼跟蹤環(huán)和載波跟蹤環(huán)耦合的方法實(shí)現(xiàn)。由于GPS系統(tǒng)通常工作在非常低的信噪比環(huán)境中，而非相干環(huán)在低信噪比下環(huán)路跟蹤性能較好，所以碼跟蹤環(huán)采用非相干(DDLL)環(huán)實(shí)現(xiàn)。這種跟蹤環(huán)路采用的鑒相器是能量鑒相器，對(duì)數(shù)據(jù)的調(diào)制和載波相位都不敏感，鑒相器不會(huì)產(chǎn)生不確定量。由于輸入信號(hào)存在180°相位翻轉(zhuǎn)，而COSTAS鎖相環(huán)允許數(shù)據(jù)調(diào)制，對(duì)I支路和Q支路信號(hào)的180°相位翻轉(zhuǎn)不敏感，所以載波跟蹤環(huán)采用COSTAS鎖相環(huán)實(shí)現(xiàn)。上述算法在matlab環(huán)境下得到了驗(yàn)證。 基帶處理器電路的主要模塊在Quartus II8.0開(kāi)發(fā)平臺(tái)上利用VHDL硬件描述語(yǔ)言實(shí)現(xiàn)。然后利用EDA仿真工具M(jìn)odelSim-Altera6.1g進(jìn)行了邏輯仿真。本設(shè)計(jì)滿(mǎn)足系統(tǒng)功能和性能的要求，可以直接用于實(shí)時(shí)GPS接收機(jī)系統(tǒng)的設(shè)計(jì)中，為自主設(shè)計(jì)GPS接收機(jī)奠定了基礎(chǔ)。 最后，由于在弱電磁環(huán)境下，捕獲失鎖后32PPS信號(hào)會(huì)丟失。所以設(shè)計(jì)了一個(gè)能授時(shí)和守時(shí)的算法去得到與GPS時(shí)同步的精確授時(shí)秒信號(hào)。并且實(shí)現(xiàn)了這個(gè)算法。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：zuozuo1215
當(dāng)今，移動(dòng)通信正處于向第四代通信系統(tǒng)發(fā)展的階段，OFDM技術(shù)作為第四代數(shù)字移動(dòng)通信(4G)系統(tǒng)的關(guān)鍵技術(shù)之一，被包括LTE在內(nèi)的眾多準(zhǔn)4G協(xié)議所采用。IDFT/DFT作為OFDM系統(tǒng)中的關(guān)鍵功能模塊，其精度對(duì)基帶解調(diào)性能產(chǎn)生著重大的影響，尤其對(duì)LTE上行所采用的SC_FDMA更是如此。為了使定點(diǎn)化IDFT/DFT達(dá)到較好的性能，本文采用數(shù)字自動(dòng)增益控制(DAGC)技術(shù)，以解決過(guò)大輸入信號(hào)動(dòng)態(tài)范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問(wèn)題。 首先，本文簡(jiǎn)單介紹了較為成熟的AAGC(模擬AGC)技術(shù)，并重點(diǎn)關(guān)注近年來(lái)為了改善其性能而興起的數(shù)字化AGC技術(shù)，它們主要用于壓縮ADC輸入動(dòng)態(tài)范圍以防止其飽和。針對(duì)基帶處理中具有累加特性的定點(diǎn)化IDFT/DFT技術(shù)，進(jìn)一步分析了AAGC技術(shù)和基帶DAGC在實(shí)施對(duì)象，實(shí)現(xiàn)方法等上的異同點(diǎn)，指出了基帶DAGC的必要性。 其次，根據(jù)LTE協(xié)議，搭建了從調(diào)制到解調(diào)的基帶PUSCH處理鏈路，并針對(duì)基于DFT的信道估計(jì)方法的缺點(diǎn)，使用簡(jiǎn)單的兩點(diǎn)替換實(shí)現(xiàn)了優(yōu)化，通過(guò)高斯信道下的MATLAB仿真，證明其可以達(dá)到理想效果。仿真結(jié)果還表明，在不考慮同步問(wèn)題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進(jìn)行調(diào)制，也能達(dá)到在SNR高于17dB時(shí)，硬判譯碼結(jié)果為極低誤碼率(BER)的效果。 再次，在所搭建鏈路的基礎(chǔ)上，通過(guò)理論分析和MATLAB仿真，證明了包括時(shí)域和頻域DAGC在內(nèi)的基帶DAGC具有穩(wěn)定接收鏈路解調(diào)性能的作用。同時(shí)，通過(guò)對(duì)幾種DAGC算法的比較后，得到的一套適用于實(shí)現(xiàn)的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿(mǎn)足LTE系統(tǒng)基帶解調(diào)的要求。針對(duì)時(shí)域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進(jìn)行基帶DAGC算法的實(shí)現(xiàn)。 最后，本文對(duì)選定的基帶DAGC算法進(jìn)行了FPGA設(shè)計(jì)，仿真、綜合和上板結(jié)果說(shuō)明，時(shí)域和頻域DAGC實(shí)現(xiàn)方法占用資源較少，容易進(jìn)行集成，能夠達(dá)到的最高工作頻率較高，完全滿(mǎn)足基帶處理的速率要求，可以流水處理每一個(gè)IQ數(shù)據(jù)，使之滿(mǎn)足基帶解調(diào)性能。
上傳時(shí)間： 2013-05-17
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近年來(lái)，大容量數(shù)據(jù)存儲(chǔ)設(shè)備主要是機(jī)械硬盤(pán)，機(jī)械硬盤(pán)采用機(jī)械馬達(dá)和磁片作為載體，存在抗震性能低、高功耗和速度提升難度大等缺點(diǎn)。固態(tài)硬盤(pán)是以半導(dǎo)體作為存儲(chǔ)介質(zhì)及控制載體，無(wú)機(jī)械裝置，具有抗震、寬溫、無(wú)噪、可靠和節(jié)能等特點(diǎn)，是目前存儲(chǔ)領(lǐng)域所存在問(wèn)題的解決方案之一。本文針對(duì)這一問(wèn)題，設(shè)計(jì)基于FPGA的固態(tài)硬盤(pán)控制器，實(shí)現(xiàn)數(shù)據(jù)的固態(tài)存儲(chǔ)。 文章首先介紹硬盤(pán)技術(shù)的發(fā)展，分析固態(tài)硬盤(pán)的技術(shù)現(xiàn)狀和發(fā)展趨勢(shì)，闡述課題研究意義，并概述了本文研究的主要內(nèi)容及所做的工作。然后從分析固態(tài)硬盤(pán)控制器的關(guān)鍵技術(shù)入手，研究了SATA接口協(xié)議和NANDFLASH芯片特性。整體設(shè)計(jì)采用SOPC架構(gòu)，所有功能由單片F(xiàn)PGA完成。移植MicroBlaze嵌入式處理器軟核作為主控制器，利用Verilog HDL語(yǔ)言描述IP核形式設(shè)計(jì)SATA控制器核和NAND FLASH控制器核。SATA控制器核作為高速串行傳輸接口，實(shí)現(xiàn)SATA1.0協(xié)議，根據(jù)協(xié)議劃分四層模型，通過(guò)狀態(tài)機(jī)和邏輯電路實(shí)現(xiàn)協(xié)議功能。NAND FLASH控制器核管理NANDFLASH芯片陣列，將NAND FLASH接口轉(zhuǎn)換成通用的SRAM接口，提高訪問(wèn)效率。控制器完成NAND FLASH存儲(chǔ)管理和糾錯(cuò)算法，實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)和讀取。最后完成固態(tài)硬盤(pán)控制器的模塊測(cè)試和整體測(cè)試，介紹了測(cè)試方法、測(cè)試工具和測(cè)試流程，給出測(cè)試數(shù)據(jù)和結(jié)果分析，得出了驗(yàn)證結(jié)論。 本文設(shè)計(jì)的固態(tài)硬盤(pán)控制器，具有結(jié)構(gòu)簡(jiǎn)單和穩(wěn)定性高的特點(diǎn)，易于升級(jí)和二次開(kāi)發(fā)，是實(shí)現(xiàn)固態(tài)硬盤(pán)和固態(tài)存儲(chǔ)系統(tǒng)的關(guān)鍵技術(shù)。
標(biāo)簽： FPGA 固態(tài)硬盤(pán) 制器設(shè)計(jì)
上傳時(shí)間： 2013-05-28
上傳用戶(hù)：sssnaxie
由于移動(dòng)環(huán)境的復(fù)雜性，無(wú)線(xiàn)信號(hào)在發(fā)送傳輸和接收過(guò)程中有很明顯的衰落現(xiàn)象，特別是在高頻無(wú)線(xiàn)通信中，多徑衰落或頻率選擇性衰落對(duì)無(wú)線(xiàn)信號(hào)的干擾最為嚴(yán)重。通過(guò)分集接收技術(shù)，Rake接收機(jī)在CDMA移動(dòng)通信系統(tǒng)中抗多徑衰落效果尤為明顯。作為一種新穎的多址接入方式，多載波CDMA充分利用了OFDM最優(yōu)頻率利用率以及CDMA的多址和頻率分集，且系統(tǒng)容量和抗符號(hào)間干擾性能明顯優(yōu)于傳統(tǒng)的單載波CDMA。這些特性使得多載波CDMA成為未來(lái)的寬帶無(wú)線(xiàn)通信系統(tǒng)最有希望的候選。 @@ 本文研究了一種多載波擴(kuò)頻通信系統(tǒng)，介紹了其Rake接收機(jī)工作原理和設(shè)計(jì)思想，進(jìn)行了理論仿真并用FPGA予以實(shí)現(xiàn)。 @@ 本文首先介紹了移動(dòng)通信系統(tǒng)的發(fā)展歷史以及OFDM和CDMA技術(shù)原理，并描述了OFDM和CDMA結(jié)合的三種系統(tǒng)（MC-DS-CDMA、MT-CDMA、MC-CDMA）的原理和系統(tǒng)模型；接著，介紹了目前影響移動(dòng)通信的主要衰落以及Rake接收機(jī)基本原理及其作用。多徑信號(hào)的每路信號(hào)都可能含有可以利用的信息，Rake接收機(jī)就是通過(guò)多個(gè)相關(guān)接收器接收多徑信號(hào)中各路信號(hào)，通過(guò)信道估計(jì)和信道補(bǔ)償消去信道因子的附加相位，并把他們合并在一起，以此來(lái)改善信號(hào)的信噪比和系統(tǒng)的可靠性；在此基礎(chǔ)上，論文提出了一種多載波擴(kuò)頻通信系統(tǒng)的實(shí)現(xiàn)方案，并詳細(xì)介紹了其Rake接收機(jī)實(shí)現(xiàn)原理，給出了最大比合并時(shí)各種分徑數(shù)目下系統(tǒng)誤碼率的仿真圖；最后介紹了此方案中Rake接收機(jī)的FPGA硬件實(shí)現(xiàn)設(shè)計(jì)方案及其系統(tǒng) 測(cè)試結(jié)果。@@ 仿真結(jié)果顯示出隨著分集徑數(shù)的增加，系統(tǒng)的誤碼率顯著降低。表明Rake接收機(jī)抗多徑衰落效果顯著，且在多載波CDMA系統(tǒng)中其分集效果更好，實(shí)現(xiàn)相對(duì)簡(jiǎn)單。最終Rake接收機(jī)的FPGA實(shí)現(xiàn)結(jié)果同理論仿真一致，時(shí)序通過(guò)，資源耗費(fèi)不大，具有較大的實(shí)用價(jià)值。 @@關(guān)鍵詞：多載波擴(kuò)頻通信，CDMA，Rake接收機(jī)，F(xiàn)PGA
上傳時(shí)間： 2013-07-25
上傳用戶(hù)：axxsa
隨著敵對(duì)人為干擾的日益增多和電磁環(huán)境的日益惡劣，抗干擾逐漸成為衛(wèi)星導(dǎo)航接收機(jī)的必備能力之一。傳統(tǒng)的單天線(xiàn)多延遲系統(tǒng)僅從時(shí)域抗干擾，抑制干擾能力有限。利用陣列天線(xiàn)，增加空域自由度，通過(guò)空域—時(shí)域級(jí)聯(lián)或空時(shí)聯(lián)合處理能夠顯著增強(qiáng)導(dǎo)航信號(hào)接收機(jī)的抗干擾性能。多個(gè)天線(xiàn)以不同的方式放置，即不同的陣形，會(huì)使得導(dǎo)航接收機(jī)具有不同的空域抗干擾性能。針對(duì)多種陣形對(duì)空域抗干擾性能的影響差異，開(kāi)展了基于L陣、十字陣、均勻圓陣和帶圓心圓陣的自適應(yīng)抗干擾性能研究，分析了導(dǎo)致差異的原因，通過(guò)對(duì)比仿真，發(fā)現(xiàn)帶圓心的圓陣具有所選陣形中最優(yōu)的輸出信干噪比，進(jìn)一步推廣到空時(shí)自適應(yīng)抗干擾，也具有同樣的結(jié)論。結(jié)合工程實(shí)現(xiàn)，基于FPGA完成空時(shí)抗干擾硬件模塊設(shè)計(jì)，用Matlab產(chǎn)生的量化數(shù)據(jù)作為激勵(lì)，對(duì)硬件模塊的輸出結(jié)果進(jìn)行分析，與非自適應(yīng)空時(shí)波束形成結(jié)果相比，實(shí)驗(yàn)驗(yàn)證了模塊的有效性；與Matlab仿真處理的結(jié)果相比，驗(yàn)證了模塊的正確性。多種陣形自適應(yīng)抗干擾性能差異的研究對(duì)于一定孔徑和陣元個(gè)數(shù)條件下的陣列布陣具有一定的參考價(jià)值，空時(shí)抗干擾硬件模塊是抗干擾系統(tǒng)的核心，所做工作對(duì)工程實(shí)現(xiàn)具有一定的借鑒意義。
標(biāo)簽： FPGA 時(shí)域 導(dǎo)航系統(tǒng)
上傳時(shí)間： 2013-05-28
上傳用戶(hù)：thinode
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