本文主要研究了數(shù)字聲音廣播系統(tǒng)(DAB)內(nèi)交織器與解交織器的算法及硬件實現(xiàn)方法。時間交織器與解交織器的硬件實現(xiàn)可以有幾種實現(xiàn)方案，本文對其性能進行了分析比較，選擇了一種工程中實用的設(shè)計方案進行設(shè)計，并將設(shè)計結(jié)果以FPGA設(shè)計驗證。時間解交織器的交織速度、電路面積、占用內(nèi)存、是設(shè)計中主要因素，文中采用了單口SRAM實現(xiàn)，減少了對存儲器的使用，利用lC設(shè)計的優(yōu)化設(shè)計方法來改善電路的面積。硬件實現(xiàn)是采用工業(yè)EDA標準Top-to-Down設(shè)計思想來設(shè)計時間解交織，使用verilogHDL硬件描述語言來描述解交織器，用Cadence Nc-verilog進行仿真，Debussy進行debug，在Altera公司的FPGA開發(fā)板上進行測試，然后用ASIC實現(xiàn)。測試結(jié)果證明：時間解交織器的輸出正確，實現(xiàn)速度較快，占用面積較小。
上傳時間： 2013-04-24
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本文主要研究了近年來發(fā)展很快的一種高效的調(diào)制技術(shù)——連續(xù)相位調(diào)制(CPM)。與其它調(diào)制技術(shù)相比，它具有較高的帶寬和功率利用率，這也令它在通信資源日益緊張的今天得到了越來越多的關(guān)注。CPM信號包含大量的信號形式，它們的共同特點是信號包絡(luò)恒定、相位連續(xù)，尤其適合于無線通信。 本文首先介紹了CPM信號的一般表達式及其功率譜密度公式，在此基礎(chǔ)上對CPM信號特性做了分析研究，并對其功率譜密度進行了計算機仿真，分析得出了CPM信號各調(diào)制參數(shù)的取值對其譜特性的影響；然后對CPM信號的各種解調(diào)方法進行了深入研究，對不同方法的解調(diào)性能作了仿真，通過比較分析得出解調(diào)性能、調(diào)制參數(shù)與系統(tǒng)實現(xiàn)復(fù)雜度之間相互制約的關(guān)系；最后，在前面分析研究的基礎(chǔ)上，完成了一個實際通信系統(tǒng)中信號檢測算法的。FPGA實現(xiàn)。
標簽： 相位調(diào)制 解調(diào)算法
上傳時間： 2013-05-29
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自適應(yīng)濾波器是智能天線技術(shù)中核心部分-自適應(yīng)波束成形器的關(guān)鍵技術(shù)，算法的高效穩(wěn)定性及硬件時鐘速率的快慢是判斷波束成形器性能優(yōu)劣的主要標準。 首先選取工程領(lǐng)域最常用的自適應(yīng)橫向LMS濾波算法作為研究對象，提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號與主通道噪聲信號的等效關(guān)系，得到濾波器最佳自適應(yīng)參數(shù)的方法。并分析了在平穩(wěn)和非平穩(wěn)環(huán)境噪聲下，濾波器的收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號的能力和信噪比的改善等特性。 在分析梯度自適應(yīng)格型算法的基礎(chǔ)上，提出利用最佳反射系數(shù)的收斂性和穩(wěn)定性，得到了梯度自適應(yīng)格型濾波器的定步長改進方法；并以改進的梯度自適應(yīng)格型和線性組合器組成梯度自適應(yīng)格型聯(lián)合處理算法，在同樣環(huán)境噪聲下，相比自適應(yīng)橫向LMS算法，其各項性能指標都得到了極大地改善，而且有利于節(jié)省硬件資源。 設(shè)計了自適應(yīng)橫向LMS濾波器和梯度自適應(yīng)格型聯(lián)合處理濾波器的電路模型，并用馳豫超前技術(shù)對兩類濾波器進行了流水線優(yōu)化。利用Altera公司的CycloneⅡ系列EP2C5T144C6芯片和多種EDA工具，完成了濾波器的FPGA硬件設(shè)計與仿真實現(xiàn)。并以FPGA實現(xiàn)的3節(jié)梯度自適應(yīng)格型聯(lián)合處理器為核心，設(shè)計了一種TD-SCDMA系統(tǒng)的自適應(yīng)波束成形器，分析表明可以很好地利用系統(tǒng)提供的參考信號對下行波束進行自適應(yīng)成形。
標簽： FPGA 自適應(yīng)濾波器 算法設(shè)計
上傳時間： 2013-07-16
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隨著集成電路的設(shè)計規(guī)模越來越大，F(xiàn)PGA為了滿足這種設(shè)計需求，其規(guī)模也越做越大，傳統(tǒng)平面結(jié)構(gòu)的FPGA無法滿足實際設(shè)計需求。首先是硬件設(shè)計上的很難控制，其次就是計算機軟件面臨很大挑戰(zhàn)，所有復(fù)雜問題全部集中到布局布線(P&R)這一步，而實際軟件處理過程中，P&R所占的時間比例是相當大的。為了緩解這種軟件和硬件的設(shè)計壓力，多層次化結(jié)構(gòu)的FPGA得以采用。所謂層次化就是可配置邏輯單元內(nèi)部包含多個邏輯單元(相對于傳統(tǒng)的單一邏輯單元)，并且內(nèi)部的邏輯單元之間共享連線資源，這種結(jié)構(gòu)有利于減少芯片面積和提高布通率。與此同時，F(xiàn)PGA的EDA設(shè)計流程也多了一步，那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟，該步驟既可以認為是工藝映射的后處理，也可認為是布局和布線模塊的預(yù)處理，這一步不僅需要考慮打包，還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁，該步驟對FPGA的性能影響是相當大的。 本文通過研究和分析影響芯片步通率的各種因素，提出新的FPGA裝箱算法，可以同時減少裝箱后可配置邏輯單元(CLB)外部的線網(wǎng)數(shù)和外部使用的引腳數(shù)，從而達到減少布線所需的通道數(shù)。該算法和以前的算法相比較，無論從面積，還是通道數(shù)方面都有一定的改進。算法的時間復(fù)雜度仍然是線性的。與此同時本文還對FPGA的可配置邏輯單元內(nèi)部連線資源做了分析，如何設(shè)計可配置邏輯單元內(nèi)部的連線資源來達到即減少面積又保證芯片的步通率，同時還可以提高運行速度。 另外，本文還提出將電路分解成為多塊，分別下載到各個芯片的解決方案。以解決FPGA由于容量限制，而無法實現(xiàn)某些特定電路原型驗證。該算法綜合考慮影響多塊芯片性能的各個因數(shù)，采用較好的目標函數(shù)來達到較優(yōu)結(jié)果。
上傳時間： 2013-04-24
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近年來，隨著多媒體技術(shù)的迅猛發(fā)展，電子、計算機、通訊和娛樂之間的相互融合、滲透越來越多，而數(shù)字音頻技術(shù)則是應(yīng)用最為廣泛的技術(shù)之一。MP3(MPEG-1 Audio LayerⅢ)編解碼算法作為數(shù)字音頻的解決方案，在便攜式多媒體產(chǎn)品中得到了廣泛流行。 在已有的便攜式MP3系統(tǒng)實現(xiàn)方案中，低速處理器與專用硬件結(jié)合的SOC設(shè)計方案結(jié)合了硬件實現(xiàn)方式和軟件實現(xiàn)方式的優(yōu)點，具有成本低、升級容易、功能豐富等特點。IMDCT(反向改進離散余弦變換)是編解碼算法中一個運算量大調(diào)用頻率高的運算步驟，因此適于硬件實現(xiàn)，以降低處理器的開銷和功耗，來提高整個系統(tǒng)的性能。 本文首先闡述了MP3音頻編解碼標準和流程，以及IMDCT常用的各種實現(xiàn)算法。在此基礎(chǔ)上選擇了適于硬件實現(xiàn)的遞歸循環(huán)實現(xiàn)方法，并在已有算法的基礎(chǔ)上進行了改進，減小了所需硬件資源需求并保持了運算速度。接著提出了模塊總體設(shè)計方案，結(jié)合算法進行了實現(xiàn)結(jié)構(gòu)的優(yōu)化，并在EDA環(huán)境下具體實現(xiàn)，用硬件描述語言設(shè)計、綜合、仿真，且下載到Xilinx公司的VirtexⅡ系列xc2v1000FPGA器件中，在減小硬件資源的同時快速地實現(xiàn)了IMDCT，經(jīng)驗證功能正確。
上傳時間： 2013-06-11
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JPEG是聯(lián)合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標準化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標準。JPEG的基于DCT變換有損壓縮具有高壓縮比特點，被廣泛應(yīng)用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡(luò)程序中。 動態(tài)圖像的JPEG編解碼處理要求圖像恢復(fù)質(zhì)量高、實時性強，本課題就是針對這兩個方面的要求展開的研究。該系統(tǒng)由圖像編碼服務(wù)器端和圖像解碼客戶端組成。其中，服務(wù)器端實時采集攝像頭傳送的動態(tài)圖像，進行JPEG編碼，通過網(wǎng)絡(luò)傳送碼流到客戶端；客戶端接收碼流，經(jīng)過JPEG解碼，恢復(fù)出原始圖像送VGA顯示。設(shè)計結(jié)果完全達到了實時性的要求。 本文從系統(tǒng)實現(xiàn)的角度出發(fā)，首先分析了系統(tǒng)開發(fā)平臺，介紹FPGA的結(jié)構(gòu)特點以及它的設(shè)計流程和指導(dǎo)原則；然后從JPEG圖像壓縮技術(shù)發(fā)展的歷程出發(fā)，分析JPEG標準實現(xiàn)高壓縮比高質(zhì)量圖像處理的原理；針對FPGA在算法實現(xiàn)上的特點，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設(shè)計了基于改進的DA算法的FDCT和IDCT變換，以及按發(fā)生頻率進行優(yōu)化的霍夫曼查找表結(jié)構(gòu)，并且從系統(tǒng)整體上對JPEG編解碼進行簡化，以提高系統(tǒng)的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據(jù)SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網(wǎng)絡(luò)傳輸轉(zhuǎn)變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中，由Nios嵌入式軟核的控制下運行，在FPGA芯片上實現(xiàn)整個JPEG實時圖像編解碼系統(tǒng)(soc)。 在FPGA上實現(xiàn)硬件模塊化的JPEG算法，具有造價低功耗低，性能穩(wěn)定，圖像恢復(fù)后質(zhì)量高等優(yōu)點，適用于精度要求高且需要對圖像進行逐幀處理的遠程微小目標識別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實意義。通過在FPGA上實現(xiàn)JPEG編解碼，進一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢所在，深入了解進行此類硬件模塊設(shè)計的技術(shù)特點，是本課題的重要學(xué)術(shù)意義所在。
上傳時間： 2013-04-24
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多路電壓采集系統(tǒng)一、實驗?zāi)康模保煜た删幊绦酒珹DC0809，8253的工作過程，掌握它們的編程方法。２．加深對所學(xué)知識的理解并學(xué)會應(yīng)用所學(xué)的知識，達到在應(yīng)用中掌握知識的
上傳時間： 2013-06-30
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隨著科學(xué)技術(shù)水平的不斷提高，在科研和生產(chǎn)過程中為了更加真實的反映被測對象的性質(zhì)，對測試系統(tǒng)的性能要求越來越高。傳統(tǒng)的測試裝置，由于傳輸速度低或安裝不便等問題已不能滿足科研和生產(chǎn)的實際需要。USB技術(shù)的出現(xiàn)很好的解決了上述問題。USB總線具有支持即插即用、易于擴展、傳輸速率高(USB2.0協(xié)議下為480Mbps)等優(yōu)點，已逐漸得到廣泛的應(yīng)用。 本課題研究并設(shè)計了一套基于USB2.0的數(shù)據(jù)采集系統(tǒng)。論文首先詳細介紹了USB總線協(xié)議，然后從系統(tǒng)的總體結(jié)構(gòu)、硬件電路、軟件程序以及系統(tǒng)性能檢測等幾個方面，詳細闡述了系統(tǒng)的設(shè)計思想和實現(xiàn)方案。系統(tǒng)采用雙12位A/D轉(zhuǎn)換器，提供兩條模擬信號通道，可以同時采集雙路信號，最高的采樣率為200KHz。USB接口芯片采用Cypress公司的CY7C68013。論文詳細介紹了其在SlaveFIFO接口模式下的電路設(shè)計和程序設(shè)計。系統(tǒng)應(yīng)用FPGA芯片作系統(tǒng)的核心控制，控制系統(tǒng)的數(shù)據(jù)采集和與USB接口芯片的數(shù)據(jù)交換，并產(chǎn)生其中的邏輯控制信號和時序信號。同時應(yīng)用FPGA芯片作系統(tǒng)的核心控制可提高了系統(tǒng)穩(wěn)定性、減小設(shè)備的體積。系統(tǒng)的軟件設(shè)計，主要包括FPGA芯片中的邏輯、時序控制程序、8051固件程序、客戶應(yīng)用程序及其驅(qū)動程序?？蛻舳诉x擇了微軟的Visual Studio6.0 C++作開發(fā)平臺，雖然增加了復(fù)雜程度，但是軟件執(zhí)行效率及重用性均得到提高。 最后，應(yīng)用基于USB2.0的數(shù)據(jù)采集系統(tǒng)測試標準信號及電木的導(dǎo)熱系數(shù)，以驗證測試系統(tǒng)的可靠信與準確性。
標簽： FPGA USB 接口 數(shù)據(jù)采集
上傳時間： 2013-04-24
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本文分析了當代高精度地震勘探數(shù)據(jù)采集系統(tǒng)的發(fā)展現(xiàn)狀，研究了數(shù)據(jù)采集的A/D方法及理論、現(xiàn)場可編程門陣列(Field Programmable GateArray，F(xiàn)PGA)技術(shù)的發(fā)展及原理，串口通信的原理及實現(xiàn)。在此基礎(chǔ)上，探討了采用FPGA控制24位△∑模數(shù)轉(zhuǎn)換器來實現(xiàn)高精度地震勘探數(shù)據(jù)采集系統(tǒng)的實現(xiàn)思路，對探測傳感器或檢波器后端數(shù)據(jù)采集系統(tǒng)的信號A/D轉(zhuǎn)換、FPGA與外部接口設(shè)計、串口數(shù)據(jù)通信做了詳細的研究，尤其是在用FPGA來完成與外部ADC的接口控制上做了深入的開發(fā)和設(shè)計，整個接口控制模塊采用VHDL語言編寫，并同時將ROM、FIFO等數(shù)字邏輯模塊一起集成到一片F(xiàn)PGA芯片當中，并在Quartus Ⅱ6.0的開發(fā)平臺上通過了軟件仿真，時序仿真結(jié)果達到了系統(tǒng)要求。
標簽： 高精度 地震勘探 數(shù)據(jù)采集系統(tǒng)
上傳時間： 2013-05-21
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論述了AD574逐次逼近型12位模數(shù)轉(zhuǎn)換器的原理、應(yīng)用以及與單片機所構(gòu)成的數(shù)據(jù)采集系統(tǒng),分析了系統(tǒng)的硬件、軟件結(jié)構(gòu)和具體操作,給出了AD574與AT89C51單片機的接口線路圖.
標簽： 574 AD 數(shù)據(jù)采集 中的應(yīng)用
上傳時間： 2013-05-23
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