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遠程視頻監(jiān)控

  • 利用FPGA技術解決ARINC429通信的實現方案

    提出了一種利用FPGA技術解決ARINC429通信的實現方案,該方案不僅使國內的ARINC429通信設備擺脫了對國外ASIC電路的依賴,還降低了設備成本,并且克服了國外ASIC電路的不足,實現了任意長度數據幀的群收和群發功能,具有較好的應用前景。利用該方案研制的ARINC429數據通信卡,已成功應用于空空導彈測控設備中。\r\n

    標簽： ARINC FPGA 429 通信

    上傳時間： 2013-08-13

    上傳用戶：極客

  • 在測控系統中用IP核實現DA轉換

    在測控系統中用IP核實現DA轉換.doc

    標簽： 測控系統 IP核 DA轉換

    上傳時間： 2013-08-13

    上傳用戶：13736136189

  • LCD CPLD(復雜可編程邏輯器件)

    LCD 因其輕薄短小,低功耗,無輻射,平面直角顯示,以及影像穩定等特點,當今應用非常廣泛。CPLD(復雜可編程邏輯器件) 是一種具有豐富可編程功能引腳的可編程邏輯器件,不僅可實現常規的邏輯器件功能,還可以實現復雜而獨特的時序邏輯功能。并且具有ISP (在線可編\\r\\n程) [1 ] 功能,便于進行系統設計和現場對系統進行功能修改、調試、升級。通常CPLD 芯片都有著上萬次的重寫次數,即用CPLD[ 2 ] 進行硬件設計,就像軟件設計一樣靈活、方便。而現今LCD的控制大都采用

    標簽： CPLD LCD 可編程邏輯器件

    上傳時間： 2013-08-16

    上傳用戶：zhliu007

  • arm7例程：proteus的ARM學習歷程

    arm7例程：proteus的ARM學習歷程，有相關的電路和仿真程序，方便初學者的仿真學習。

    標簽： proteus arm7 ARM

    上傳時間： 2013-08-17

    上傳用戶：座山雕牛逼

  • 多路18b20測溫顯示系統,可同時測量n個第三18b20

    多路18b20測溫顯示系統,可同時測量n個第三18b20

    標簽： 18b20 多路 測溫 顯示系統

    上傳時間： 2013-08-21

    上傳用戶：zhangchu0807

  • 使8051能訪問整個128KB的RAM空間和128KB的FlashRom空間,在CPLD內建兩個寄存器\r\n

    8051工作于11.0592MHZ,RAM擴展為128KB的628128,FlashRom擴展為128KB的AT29C010A\r\n 128KB的RAM分成4個區(Bank) 地址分配為0x0000-0x7FFF\r\n 128KB的FlashRom分成8個區(Bank) 地址分配為0x8000-0xBFFF\r\n 為了使8051能訪問整個128KB的RAM空間和128KB的FlashRom空間,在CPLD內建兩個寄存器\r\n RamBankReg和FlashRomBankReg用于存放高位地址

    標簽： 128 FlashRom 8051 KB

    上傳時間： 2013-08-30

    上傳用戶：cainaifa

  • Altera FPGA開發工具的詳細教程

    Altera FPGA \r\n的開發工具的詳細教程，有例程與步奏

    標簽： Altera FPGA 開發工具 教程

    上傳時間： 2013-08-31

    上傳用戶：bs2005

  • 自己現在用的CPLD下載線原理圖用74HC244芯片\r\n

    自己現在用的CPLD下載線，用74HC244芯片\r\n要注意設置下載模式

    標簽： CPLD 244 74 HC

    上傳時間： 2013-08-31

    上傳用戶：dancnc

  • 基于FPGA測控系統研究論文

    基于FPGA測控系統研究論文，內容相當不錯，解壓后格式為nh用CAJViewer打開

    標簽： FPGA 測控 系統研究 論文

    上傳時間： 2013-09-01

    上傳用戶：蔣清華嗯

  • 計PLD/FPGA時通常采用幾種時鐘類型

    無淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實現的任何數字設計，為了成功地操\r\n作，可靠的時鐘是非常關鍵的。設計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將\r\n導致錯誤的行為，并且調試困難、花銷很大。 在設計PLD/FPGA時通常采用幾種時鐘類型。時鐘可\r\n分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統能夠包括上\r\n述四種時鐘類型的任意組合。

    標簽： FPGA PLD 時鐘

    上傳時間： 2013-09-04

    上傳用戶：yelong0614

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