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ALTERA PWM電路 這是一個(gè)ALTERA的PWM電路

ALTERA PWM電路 這是一個(gè)ALTERA的PWM電路，可以整合到NIOSII IDE中，來(lái)完成一個(gè)PWM的系統(tǒng)。

標(biāo)簽： ALTERA PWM

上傳時(shí)間： 2013-12-08

上傳用戶：zxc23456789

一般計(jì)算機(jī)或電腦算不出如此龐大之?dāng)?shù)字,此程式即能解決此問題,因?yàn)檩敵鎏?/a>

標(biāo)簽： 程式

上傳時(shí)間： 2013-12-18

上傳用戶：love_stanford

使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

標(biāo)簽： WiMax FPGA OFDM VHDL

上傳時(shí)間： 2016-01-22

上傳用戶：zhuyibin

B樹及其B+樹的實(shí)現(xiàn)代碼

B樹及其B+樹的實(shí)現(xiàn)代碼，支持模版（數(shù)據(jù)類型，M值）

標(biāo)簽： 樹 代碼

上傳時(shí)間： 2016-02-22

上傳用戶：jhksyghr

ADS操作影片,教我們?cè)觞Ntuning電路.中文發(fā)音,步驟清楚,非常適合初學(xué)入門者.希望對(duì)大家有幫助.

ADS操作影片,教我們?cè)觞Ntuning電路.中文發(fā)音,步驟清楚,非常適合初學(xué)入門者.希望對(duì)大家有幫助.

標(biāo)簽： tuning ADS 操作 家

上傳時(shí)間： 2016-02-25

上傳用戶：trepb001

是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來(lái)

是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來(lái)

標(biāo)簽： verilog 加法器 元件

上傳時(shí)間： 2014-01-07

上傳用戶：zhangzhenyu

使用硬體描述語(yǔ)言HDL 設(shè)計(jì)硬體電路

使用硬體描述語(yǔ)言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語(yǔ)法架構(gòu)，VHDL的零件庫(kù)(Library)及包裝(Package)等內(nèi)容。

標(biāo)簽： HDL

上傳時(shí)間： 2014-01-22

上傳用戶：cxl274287265

5 bits 的加法器與減法器合併電路之原始程式製作

5 bits 的加法器與減法器合併電路之原始程式製作

標(biāo)簽： bits 加法器 法器 程式

上傳時(shí)間： 2016-05-18

上傳用戶：ippler8

Description Calculate a+b Input Two integer a,b (0<=a,b<=101000) Output Outpu

Description Calculate a+b Input Two integer a,b (0<=a,b<=101000) Output Output a + b Sample Input 5 7 Sample Output 12

標(biāo)簽： Description Calculate integer 101000

上傳時(shí)間： 2014-01-25

上傳用戶：tonyshao

內(nèi)含fulladder結(jié)構(gòu)檔,電路檔,測(cè)試檔(testbench)以及執(zhí)行檔(.do)

內(nèi)含fulladder結(jié)構(gòu)檔,電路檔,測(cè)試檔(testbench)以及執(zhí)行檔(.do)

標(biāo)簽： fulladder testbench do

上傳時(shí)間： 2016-11-25

上傳用戶：wxhwjf