應用于煤礦、石化等易燃易爆環境的電子設備必須滿足防爆的要求，本質安全型是最佳的防爆形式。本質安全型開關電源具有重量輕、體積小、制造工藝簡單、成本低、安全性能高等優點，因而具有廣闊的發展前景。單端反激變換器是開關變換器的一種基本的拓撲結構，在實際中應用比較廣泛，因此對單端反激變換器進行本質安全特性分析是本質安全開關電源設計的重要基礎。本質安全型開關變換器的設計，主要是對變換器中的儲能元件進行設計，即變換器中的電感和輸出濾波電容進行設計。 本文對變換器的靜態特性進行了深入分析，指出反激變換器存在三種工作模式：CISM-CCM、IISM-CCM和DCM：得出了變換器工作在整個動態范圍內的最大輸出紋波電壓、最大電感電流和最大輸出短路釋放能量。對單端反激變換器的本質安全特性進行了分析，得出輸出本質安全型單端反激變換器的非爆炸判斷方法，并通過安全火花試驗裝置對變換器進行爆炸性試驗，驗證了輸出本安判據的正確性。得出輸出本質安全型單端反激變換器的設計方法，以同時滿足輸出紋波電壓和輸出本安要求作為約束條件，得到了本質安全型單端反激變換器電感、電容參數的設計范圍。給出了具體實例，并進行仿真和試驗研究，仿真和實驗結果驗證了理論分析的正確性和設計方法的可行性。
上傳時間： 2013-06-25
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隨著信息技術的發展，通信和計算機等領域的DC/DC電源變換技術在電源行業占有很重要的市場。為了能滿足電源系統良好的性能和可靠性，分布電源系統(DPS)被廣泛應用于電信、計算機等領域。DPS具有模塊化，可靠性和維護性等優點。 本文討論了軟開關技術的種類和發展趨勢，介紹了三種傳統的軟開關諧振變換器，通過理論分析和仿真，總結了三種傳統諧振變換器的優缺點。在此基礎上，設計了一種新型的LLC串聯諧振變換器。此變換器可實現原邊開關管在零電壓條件下開通、輸出端的整流管零電流條件下關斷，因而可實現極高的轉換效率。由于電路充分地利用了變壓器的勵磁電感和開關管的寄生參數，可使變換器在寬輸入電壓范圍和全負載下實現軟開關。此外，利用變壓器漏感和功率MOS管的寄生電容進行諧振，可有效地降低輸出整流管的電壓應力，提高抗EMI的性能。因此，在相同的設計規格下，LLC諧振變換器可以選取電壓和電流等較低的功率開關管和整流二極管，進而減小開發成本。 結合PSPICE仿真和實驗調試，論文詳細介紹了LLC串聯諧振變換器工作原理，詳細討論了諧振參數、輸入電壓和負載對變換器性能的影響；根據參數設計步驟和特性分析，設計了LLC串聯諧振變換器各組成電路；最后設計了24V/8A-200KHz的DC/DC電源模塊，通過實驗，其結果驗證了該拓撲在全負載下均能實現軟開關，效率高等良好特性。
上傳時間： 2013-05-20
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隨著通訊技術和電力系統的發展，對通訊用電源和電力操作電源的性能、重量、體積、效率和可靠性都提出了更高的要求。而應用于中大功率場合的全橋變換器與軟開關的結合解決了這一問題。因此，對其進行研究設計具有十分重要的意義。 首先，論文闡述PWM DC/DC變換器的軟開關技術，且根據移相控制PWM全橋變換器的主電路拓撲結構，選定適合于本論文的零電壓開關軟開關技術的電路拓撲，并對其基本工作原理進行闡述，同時給出ZVS軟開關的實現策略。 其次，對選定的主電路拓撲結構進行電路設計，給出主電路中各參量的設計及參數的計算方法，包括輸入、輸出整流橋及逆變橋的器件的選型，輸入整流濾波電路的參數設計、高頻變壓器及諧振電感的參數設計以及輸出整流濾波電路的參數設計。 然后，論述移相控制電路的形成，對移相控制芯片進行選擇，同時對移相控制芯片UC3875進行詳細的分析和設計。對主功率管MOSFET的驅動電路進行分析和設計。 最后，基于理論計算，對系統主電路進行仿真，研究其各部分設計的參數是否合乎實際電路。搭建移相控制ZV SDC/DC全橋變換器的實驗平臺，在系統實驗平臺上做了大量的實驗。 實驗結果表明，論文所設計的DC/DC變換器能很好的實現軟開關，提高效率，使輸出電壓得到穩定控制，最后通過調整移相控制電路，可實現直流輸出的寬范圍調整，具有很好的工程實用價值。
上傳時間： 2013-08-04
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一本很好的匯編語言教程，跟大家一起分享 課程介紹 第1章 預備知識 1.1 匯編語言的由來及其特點 1 機器語言 2 匯編語言 3 匯編程序 4 匯編語言的主要特點 5 匯編語言的使用領域 1.2 數據的表示和類型 1 數值數據的表示 2 非數值數據的表示 3 基本的數據類型 1.3 習題 第2章 CPU資源和存儲器 2.1 寄存器組 1 寄存器組 2 通用寄存器的作用 3 專用寄存器的作用 2.2 存儲器的管理模式 1 16位微機的內存管理模式 2 32位微機的內存管理模式 2.3 習題 第3章 操作數的尋址方式 3.1 立即尋址方式 3.2 寄存器尋址方式 3.3 直接尋址方式 3.4 寄存器間接尋址方式 3.5 寄存器相對尋址方式 3.6 基址加變址尋址方式 3.7 相對基址加變址尋址方式 3.8 32位地址的尋址方式 3.9 操作數尋址方式的小結 3.10 習題 第4章 標識符和表達式 4.1 標識符 4.2 簡單內存變量的定義 1 內存變量定義的一般形式 2 字節變量 3 字變量 4 雙字變量 5 六字節變量 6 八字節變量 7 十字節變量 4.3 調整偏移量偽指令 1 偶對齊偽指令 2 對齊偽指令 3 調整偏移量偽指令 4 偏移量計數器的值 4.4 復合內存變量的定義 1 重復說明符 2 結構類型的定義 3 聯合類型的定義 4 記錄類型的定義 5 數據類型的自定義 4.5 標號 4.6 內存變量和標號的屬性 1 段屬性操作符 2 偏移量屬性操作符 3 類型屬性操作符 4 長度屬性操作符 5 容量屬性操作符 6 強制屬性操作符 7 存儲單元別名操作符 4.7 表達式 1 進制偽指令 2 數值表達式 3 地址表達式 4.8 符號定義語句 1 等價語句 2 等號語句 3 符號名定義語句 4.9 習題 第5章 微機CPU的指令系統 5.1 匯編語言指令格式 1 指令格式 2 了解指令的幾個方面 5.2 指令系統 1 數據傳送指令 2 標志位操作指令 3 算術運算指令 4 邏輯運算指令 5 移位操作指令 6 位操作指令 7 比較運算指令 8 循環指令 9 轉移指令 10 條件設置字節指令 11 字符串操作指令 12 ASCII-BCD碼調整指令 13 處理器指令 5.3 習題 第6章 程序的基本結構 6.1 程序的基本組成 1 段的定義 2 段寄存器的說明語句 3 堆棧段的說明 4 源程序的結構 6.2 程序的基本結構 1 順序結構 2 分支結構 3 循環結構 6.3 段的基本屬性 1 對齊類型 2 組合類型 3 類別 4 段組 6.4 簡化的段定義 1 存儲模型說明偽指令 2 簡化段定義偽指令 3 簡化段段名的引用 6.5 源程序的輔助說明偽指令 1 模塊名定義偽指令 2 頁面定義偽指令 3 標題定義偽指令 4 子標題定義偽指令 6.6 習題 第7章 子程序和庫 7.1 子程序的定義 7.2 子程序的調用和返回指令 1 調用指令 2 返回指令 7.3 子程序的參數傳遞 1 寄存器傳遞參數 2 存儲單元傳遞參數 3 堆棧傳遞參數 7.4 寄存器的保護與恢復 7.5 子程序的完全定義 1 子程序完全定義格式 2 子程序的位距 3 子程序的語言類型 4 子程序的可見性 5 子程序的起始和結束操作 6 寄存器的保護和恢復 7 子程序的參數傳遞 8 子程序的原型說明 9 子程序的調用偽指令 10 局部變量的定義 7.6 子程序庫 1 建立庫文件命令 2 建立庫文件舉例 3 庫文件的應用 4 庫文件的好處 7.7 習題 第8章 輸入輸出和中斷 8.1 輸入輸出的基本概念 1 I/O端口地址 2 I/O指令 8.2 中斷 1 中斷的基本概念 2 中斷指令 3 中斷返回指令 4 中斷和子程序 8.3 中斷的分類 1 鍵盤輸入的中斷功能 2 屏幕顯示的中斷功能 3 打印輸出的中斷功能 4 串行通信口的中斷功能 5 鼠標的中斷功能 6 目錄和文件的中斷功能 7 內存管理的中斷功能 8 讀取和設置中斷向量 8.4 習題 第9章 宏 9.1 宏的定義和引用 1 宏的定義 2 宏的引用 3 宏的參數傳遞方式 4 宏的嵌套定義 5 宏與子程序的區別 9.2 宏參數的特殊運算符 1 連接運算符 2 字符串整體傳遞運算符 3 字符轉義運算符 4 計算表達式運算符 9.3 與宏有關的偽指令 1 局部標號偽指令 2 取消宏定義偽指令 3 中止宏擴展偽指令 9.4 重復匯編偽指令 1 偽指令REPT 2 偽指令IRP 3 偽指令IRPC 9.5 條件匯編偽指令 1 條件匯編偽指令的功能 2 條件匯編偽指令的舉例 9.6 宏的擴充 1 宏定義形式 2 重復偽指令REPEAT 3 循環偽指令WHILE 4 循環偽指令FOR 5 循環偽指令FORC 6 轉移偽指令GOTO 7 宏擴充的舉例 8 系統定義的宏 9.7 習題 第10章 應用程序的設計 10.1 字符串的處理程序 10.2 數據的分類統計程序 10.3 數據轉換程序 10.4 文件操作程序 10.5 動態數據的編程 10.6 COM文件的編程 10.7 駐留程序 10.8 程序段前綴及其應用 1 程序段前綴的字段含義 2 程序段前綴的應用 10.9 習題 第11章 數值運算協處理器 11.1 協處理器的數據格式 1 有符號整數 2 BCD碼數據 3 浮點數 11.2 協處理器的結構 11.3 協處理器的指令系統 1 操作符的命名規則 2 數據傳送指令 3 數學運算指令 4 比較運算指令 5 超越函數運算指令 6 常數操作指令 7 協處理器控制指令 11.4 協處理器的編程舉例 11.5 習題 第12章 匯編語言和C語言 12.1 匯編語言的嵌入 12.2 C語言程序的匯編輸出 12.3 一個具體的例子 12.4 習題 附錄
上傳時間： 2013-07-05
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本論文針對6kV/400kW三相異步電動機的中壓變頻器試驗裝置，從分析目前中壓變頻器常用的主回路拓撲入手，詳細闡述并分析了本文研究的單元串聯型中壓變頻器控制系統。 本文首先從理論上分析了多單元串聯型中壓變頻器脈寬控制原理。然后，把一種高性能的V/f控制方案引入中壓變頻器控制系統。通過矢量補償定子壓降，進行轉差補償和對電機電流進行限制控制，實現了具有很好的低頻性能并具有防“跳閘”等功能的V/f控制方案。 同時，本文將Siemens公司通用變頻器的時隙、連接紙的概念運用到中壓變頻器控制領域。增加了系統的可變性，自由性和方便性。設計了具有系統組態功能的模塊化軟件，其中著重對控制軟件中的幾個重要功能進行了分析討論。這些重要功能模塊有：控制字和狀態字、順序控制、V/f曲線、給定積分器、基于電壓補償的輸出自動穩壓算法、通訊功能等。 中壓變頻器在實驗室設計為6kV/22kW試驗系統，實際設計為6kV/400kW的變頻系統裝置。本文給出了實驗室調試結果及分析。實驗結果表明，該中壓變頻器能夠安全、穩定地運行。
上傳時間： 2013-04-24
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電壓空間矢量脈沖寬度調制技術是一種性能優越、易于數字化實現的脈沖寬度調制方案。在常規SVPWM算法中，判定等效電壓空間矢量所處扇區位置時需要進行坐標旋轉和反正切三角函數的運算，計算特定電壓空間矢量作用時間時需要進行正弦、余弦三角函數的運算以及過飽和情況下的歸一化處理過程，同時，在整個SVPWM算法中還包含了無理數的運算，這些復雜計算不可避免地會產生大量計算誤差，對高精度實時控制產生不可忽視的影響，而且這些復雜運算的計算量大，對系統的處理速度要求高，程序設計復雜，系統運行時間長，占用系統資源多。因此，從工程實際應用的角度出發，需要對常規SVPWM算法進行優化設計。 本文提出的優化SVPWM算法，只需進行普通的四則運算，計算非常簡單，克服了上述常規SVPWM算法中的缺點，同時，采用交叉分配零電壓空間矢量，并將零電壓空間矢量的切換點置于各扇區中點的方法，達到降低三相橋式逆變電路中開關器件開關損耗的目的。SVPWM算法要求高速的數據處理能力，傳統的MCU、DSP都難以滿足其要求，而具有高速數據處理能力的FPGA/CPLD則可以很好的實現SVPWM的控制功能，在實時性、靈活性等方面有著MCU、DSP無法比擬的優越性。本文利用MATLAB/Simulink軟件對優化的SVPWM系統原型進行建模和仿真，當仿真效果達到SVPWM系統控制要求后，在XilinxISE環境下采用硬件描述語言設計輸入方法與原理圖設計輸入方法相結合的混合設計輸入方法進行FPGA/CPLD的電路設計與輸入，建立相同功能的SVPWM系統模型，然后利用ISESimulator（VHDL/Verilog）仿真器進行功能仿真和性能分析，驗證了本文提出的SVPWM優化設計方案的可行性和有效性。
上傳時間： 2013-07-30
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通用異步收發器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數據傳輸的串行通信接口，被廣泛應用于微機和外設之間的數據交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點是數據傳輸速率比較慢，難以滿足高速率數據傳輸的場合，而更重要的就是它們都具有不可移植性，因此要利用這些芯片來實現PC機和FPGA芯片之間的通信，勢必會增加接口連線的復雜程度以及降低整個系統的穩定性和有效性。 本課題就是針對UART的特點以及FPGA設計具有可移植性的優勢，提出了一種基于FPGA芯片的嵌入式UART設計方法，其中主要包括狀態機的描述形式以及自頂向下的設計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內部，這樣不僅能解決傳統UART芯片的缺點而且同時也使整個系統變得更加具有緊湊性以及可靠性。 本課題所設計的LIART支持標準的RS-232C傳輸協議，主要設計有發送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨立的數據緩沖區FIFO模塊。該模塊具有可變的波特率、數據幀長度以及奇偶校驗方式，還有多種中斷源、中斷優先級、較強的抗干擾數據接收能力以及芯片內部自診斷的能力，模塊內分開的接收和發送數據緩沖寄存器能實現全雙工通信。除此之外最重要的是利用IP模塊復用技術設計數據緩沖區FIFO，采用兩種可選擇的數據緩沖模式。這樣既可以應用于高速的數據傳輸環境，也能適合低速的數據傳輸場合，因此可以達到資源利用的最大化。 在具體的設計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發環境中對各個功能模塊進行綜合優化、仿真驗證以及下載實現。各項數據結果表明，本課題中所設計的UART滿足預期設計目標。
上傳時間： 2013-08-02
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隨著信息時代的到來，用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發錯誤的糾錯能力也很強，被廣泛應用在數字通信、數據存儲系統中，以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。 本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論?；赗S碼傳統的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理，使編解碼的數據吞吐量大為提高，同時延時更小。 本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現數據的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。
上傳時間： 2013-04-24
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MPEG-2是MPEG組織在1994年為了高級工業標準的圖象質量以及更高的傳輸率所提出的視頻編碼標準，其優秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內容，建立系統級設計方案，設計FPGA原型芯片，并在FPGA系統中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統的體系結構的設計，采用了自頂而下的設計方法，實現系統的功能單元的劃分；根據其視頻解碼的特點，確定解碼器的控制方式；把視頻數據分文幀內數據和幀間數據，實現兩種數據的并行解碼。 2.實現了具體模塊的設計：根據本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數據解碼采用組合邏輯外加查找表的方式實現，大大減少了變長數據解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數據計算的時間：運動補償模塊，針對模塊數據運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結構等方法來加快運動補償速度。 3.根據視頻解碼的參考軟件，通過解碼系統的仿真結果和軟件結果的比較來驗證模塊的功能正確性。最后用FPGA開發板實現了解碼系統的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
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MP3音樂是目前最為流行的音樂格式，因其音質、復雜度與壓縮比的完美折中，占據著廣闊的市場，不僅在互聯網上廣為流傳，而且在便攜式設備領域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設計方法，實現FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻如下： (1)使用算法融合方法合并MP3解碼過程的相關步驟，以減少緩沖區存儲單元的容量和訪存次數。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內部的三個算法步驟融合在一起進行設計，可以省去存儲中間計算結果的緩存區單元。 (2)反量化、立體聲處理等模塊中，采用流水線設計技術，設置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續訪問公共緩存技術，合理規劃各計算子模塊的工作時序，將數據計算的時間隱藏在訪存過程中；充分利用頻率線的零值區特性，有效地減少數據計算量，加快了數據處理的速度。 (3)設計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發板為平臺，實現MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統頻率可達69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質良好。
上傳時間： 2013-07-01
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