演算法是指利用電腦解決問題所需要的具體方法和步驟。也就是說給定初始狀態(tài)或輸入數(shù)據(jù)，經(jīng)過電腦程序的有限次運算，能夠得出所要求或期望的終止?fàn)顟B(tài)或輸出數(shù)據(jù)。本書介紹電腦科學(xué)中重要的演算法及其分析與設(shè)計技術(shù)
標(biāo)簽： 算法
上傳時間： 2017-06-09
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文件中詳細介紹 FLIR 雷達產(chǎn)品的各項技術(shù)數(shù)據(jù)
上傳時間： 2015-03-18
上傳用戶：戴斗笠的神秘人
文件中詳細列舉出FLIR雷達產(chǎn)品所使用的頻率波段以及發(fā)射功率資訊！
上傳時間： 2015-03-18
上傳用戶：戴斗笠的神秘人
在互補式金氧半(CMOS)積體電路中，隨著量產(chǎn)製程的演進，元件的尺寸已縮減到深次微 米(deep-submicron)階段，以增進積體電路(IC)的性能及運算速度，以及降低每顆晶片的製造 成本。但隨著元件尺寸的縮減，卻出現(xiàn)一些可靠度的問題。 在次微米技術(shù)中，為了克服所謂熱載子(Hot-Carrier)問題而發(fā)展出 LDD(Lightly-Doped Drain) 製程與結(jié)構(gòu); 為了降低 CMOS 元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發(fā)展出 Silicide 製程; 為了降低 CMOS 元件閘級的寄生電阻 Rg，而發(fā)展出 Polycide 製 程 ; 在更進步的製程中把 Silicide 與 Polycide 一起製造，而發(fā)展出所謂 Salicide 製程
標(biāo)簽： Protection CMOS ESD ICs in
上傳時間： 2020-06-05
上傳用戶：shancjb
:::::::讀心術(shù)::::::: “吉普賽人祖?zhèn)鞯纳衿孀x心術(shù).它能測算出你的內(nèi)心感應(yīng)”
標(biāo)簽：
上傳時間： 2015-08-27
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適合初學(xué)者學(xué)習(xí)使用與學(xué)習(xí)的範(fàn)例.包含範(fàn)圍. 1.RPG行走模式 2.npc置放方法. 3.外部地圖的讀入方式.使用-字串-讀入. 4.物件化的邊界判斷！ 5.超簡潔邊界與碰撞偵測 使物件化產(chǎn)生的npc依然保有邊界判斷的能力而不是只仰賴主程式的碰撞偵測. 此亦為完整使用物件的概念.故易於學(xué)習(xí). 使用game api支援！ 故延伸性非常高～ 請使用sun J2ME Wireless Toolkit運行 （直接將本資料夾置入Wireless Toolkit裡的apps資料夾即可）
上傳時間： 2014-01-01
上傳用戶：gengxiaochao
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-10-22
上傳用戶：pei5
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-11-17
上傳用戶：cjf0304
面 向 綜 合 網(wǎng) 絡(luò) 的 JAIN API 將 業(yè) 務(wù) 便 捷 性、 網(wǎng) 絡(luò) 匯 聚 以 及 安 全 的 網(wǎng) 絡(luò) 接 入 帶 給 電 話 和 數(shù) 據(jù) 網(wǎng) 絡(luò)。JAIN 技 術(shù) 為 公 共 交 換 電 話 網(wǎng) (PSTN)、IP 網(wǎng) 和 無 線 網(wǎng) 的 業(yè) 務(wù) 創(chuàng) 建 提 供 了 新 水 平 的 抽 象 能 力 及 相 關(guān) 的 Java 接 口， 使 IP 與 IN (智 能 網(wǎng)) 的 整 合 成 為 可 能。 這 被 成 為 綜 合 網(wǎng)。 由 于 JAIN API 包 含 對 網(wǎng) 絡(luò) 內(nèi) 部 資 源 的 安 全 接 入， 這 就 創(chuàng) 造 了 推 出 成 千 上 萬 新 業(yè) 務(wù) 的 機 遇， 超 越 當(dāng) 前 實 現(xiàn) 的 數(shù) 十 種 業(yè) 務(wù)
上傳時間： 2013-12-22
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matlab數(shù)學(xué)建模算法全收錄 超清書簽版
標(biāo)簽： matlab 數(shù)學(xué)建模 收錄 算法
上傳時間： 2013-05-15
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