PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-11-17
上傳用戶：cjf0304
由于Powerpcb(pads)本身布不了蛇形線,要用pads帶的Blazeroutel來布.Blazeroute是PADS專用的布線工具.用Blazeroute打開pcb,如圖
上傳時間： 2013-12-23
上傳用戶：yuanyuan123
Hyperlynx仿真應用:阻抗匹配.下面以一個電路設計為例，簡單介紹一下PCB仿真軟件在設計中的使用。下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面，我們以數據線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導入主芯片DSP的數據線D0腳模型。左鍵點芯片管腳處的標志，出現未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。 3http://bbs.elecfans.com/ 電子技術論壇 http://www.elecfans.com 電子發燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)。現在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：為發現更多的信息，我們使用眼圖觀察。因為時鐘是133M，數據單沿采樣，數據翻轉最高頻率為66.7M，對應位寬為7.58ns。所以設置參數如下：之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數據線沒有串阻可以滿足設計要求，而其他的56位都是一對一，經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求，但有一點需注意，就是寫數據時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小，抗干擾能力差一些，如果調試過程中發現寫RAM會出錯，還需要改版加串阻。
上傳時間： 2013-12-17
上傳用戶：debuchangshi
阻抗匹配 阻抗匹配（Impedance matching）是微波電子學里的一部分，主要用于傳輸線上，來達至所有高頻的微波信號皆能傳至負載點的目的，不會有信號反射回來源點，從而提升能源效益。 大體上，阻抗匹配有兩種，一種是透過改變阻抗力（lumped-circuit matching），另一種則是調整傳輸線的波長（transmission line matching）。 要匹配一組線路，首先把負載點的阻抗值，除以傳輸線的特性阻抗值來歸一化，然后把數值劃在史密夫圖表上。 把電容或電感與負載串聯起來，即可增加或減少負載的阻抗值，在圖表上的點會沿著代表實數電阻的圓圈走動。如果把電容或電感接地，首先圖表上的點會以圖中心旋轉180度，然后才沿電阻圈走動，再沿中心旋轉180度。重覆以上方法直至電阻值變成1，即可直接把阻抗力變為零完成匹配。 由負載點至來源點加長傳輸線，在圖表上的圓點會沿著圖中心以逆時針方向走動，直至走到電阻值為1的圓圈上，即可加電容或電感把阻抗力調整為零，完成匹配.........
標簽： 阻抗匹配
上傳時間： 2013-10-20
上傳用戶：ZOULIN58
電路板級的電磁兼容設計:本應用文檔從元件選擇、電路設計和印制電路板的布線等幾個方面討論了電路板級的電磁兼容性（EMC）設計。本文從以下幾個部分進行論述：第一部分：電磁兼容性的概述第二部分：元件選擇和電路設計技術第三部分：印制電路板的布線技術附錄A：電磁兼容性的術語附錄B：抗干擾的測量標準第一部分 — 電磁干擾和兼容性的概述電磁干擾是現代電路工業面對的一個主要問題。為了克服干擾，電路設計者不得不移走干擾源，或設法保護電路不受干擾。其目的都是為了使電路按照預期的目標來工作——即達到電磁兼容性。通常，僅僅實現板級的電磁兼容性這還不夠。雖然電路是在板級工作的，但是它會對系統的其它部分輻射出噪聲，從而產生系統級的問題。另外，系統級或是設備級的電磁兼容性必須要滿足某種輻射標準，這樣才不會影響其他設備或裝置的正常工作。許多發達國家對電子設備和儀器有嚴格的電磁兼容性標準；為了適應這個要求，設計者必須從板級設計開始就考慮抑制電子干擾。
上傳時間： 2013-11-19
上傳用戶：lingfei
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上傳時間： 2013-10-23
上傳用戶：彭玖華
Q01、如何使一條走線至兩個不同位置零件的距離相同? 您可先在Design/Rule/High Speed/Matched Net Lengths的規則中來新增規則設定,最 后再用Tools/EqualizeNet Lengths 來等長化即可。 Q02、在SCHLIB中造一零件其PIN的屬性，如何決定是Passive, Input, I/O, Hi- Z,Power,…..？在HELP中能找到說明嗎？市面有關 SIM？PLD？的書嗎？或貴公司有講義？ 你可在零件庫自制零件時點選零件Pin腳,并在Electrical Type里,可以自行設定PIN的 屬性,您可參考臺科大的Protel sch 99se 里 面有介紹關于SIM的內容。 Q03、請問各位業界前輩,如何能順利讀取pcad8.6版的線路圖,煩請告知 Protel 99SE只能讀取P-CAD 2000的ASCII檔案格式,所以你必須先將P-CAD8.6版的格式 轉為P-CAD 2000的檔案格式,才能讓Protel讀取。
標簽： Protel
上傳時間： 2013-11-07
上傳用戶：tangsiyun
pcb layout時，可以參照這些資料，介紹PCB布線以及畫PCB時的一些常用規則，畫出一塊優質的PCB，當然，按照實際需要，也可以自由變通這是一個完整的PCB Layout設計規則,文章從元器件的布局到元件排列,再到導線布線,以及線寬及間距這些,還有的是焊盤,都做了詳細的分析以下是詳細內容：
標簽： pcb_layout 走線
上傳時間： 2013-11-10
上傳用戶：cx111111
研究了MPC8379E處理器的相關資料和DDR2的特性，以及它們之間PCB布線的規則和仿真設計。由于MPC8379E和DDR2都具有相當高的工作頻率，所以他們之間的走線必須滿足高速PCB布線規則，還要結合實際系統中的層疊、阻抗等，采取特殊布線方法。本文使用EDA工具Cadence仿真設計了DDR2拓撲結構和信號完整性。
上傳時間： 2013-11-15
上傳用戶：baitouyu
CL2005程序，驅動板走線，說明書，工程手冊
上傳時間： 2013-11-11
上傳用戶：xiaodu1124
