一本有關(guān)FPGA設(shè)計(jì)的經(jīng)驗(yàn)的匯總，教給大家分享，一本好書(shū)
標(biāo)簽： FPGA 經(jīng)驗(yàn)
上傳時(shí)間： 2013-08-28
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一本老師推薦的經(jīng)典的VHDL覆蓋基礎(chǔ)的入門(mén)書(shū)籍，內(nèi)容翔實(shí)充分
上傳時(shí)間： 2013-08-29
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本壓縮文件包含：使用VHDL來(lái)實(shí)現(xiàn)對(duì)LED的靜態(tài)顯示，實(shí)現(xiàn)對(duì)LED的動(dòng)態(tài)顯示。
上傳時(shí)間： 2013-08-31
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向大家推薦一本學(xué)習(xí)CPLD和單片機(jī)的好書(shū)，絕了，很多應(yīng)用實(shí)例，每個(gè)實(shí)例都是一個(gè)系統(tǒng)，從硬件設(shè)計(jì)到軟件實(shí)現(xiàn)，正在學(xué)習(xí)CPLD和單片機(jī)的朋友不可不下
標(biāo)簽： CPLD 單片機(jī) 應(yīng)用實(shí)例
上傳時(shí)間： 2013-09-01
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這是一本很好用的VHDL編程書(shū)，各位看了就明白。
上傳時(shí)間： 2013-09-03
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本教程定位于FPGA/CPLD的快速入門(mén)。以ALTERA公司的芯片和相應(yīng)的開(kāi)發(fā)軟件為目標(biāo)載體進(jìn)行闡述，本教程闡述了ALTERA主要系列芯片PLD芯片的結(jié)構(gòu)和特點(diǎn)以及相應(yīng)的開(kāi)發(fā)軟件MAX和Plusa和Quartus的使用
上傳時(shí)間： 2013-09-05
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高質(zhì)量C_C編程指南一本網(wǎng)絡(luò)上流行的書(shū)籍
標(biāo)簽： C_C 高質(zhì)量 編程指南 書(shū)籍
上傳時(shí)間： 2013-09-09
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一本專門(mén)針對(duì)protel99se畫(huà)原理圖的好書(shū)，很不錯(cuò)的哦，（針對(duì)pcb部分的書(shū)已經(jīng)上傳上去了），歡迎大家來(lái)下載
上傳時(shí)間： 2013-09-18
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一本學(xué)習(xí)PROTEL99SE的精彩教程，我是通過(guò)它學(xué)會(huì)了此軟件的一些基本應(yīng)用，希望對(duì)大家有幫助
上傳時(shí)間： 2013-09-18
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PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
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