Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號轉(zhuǎn)換成與顯示屏固定分辨率一致的信號，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計方法，給出了scaler的設(shè)計及FPGA驗證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運(yùn)算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計；通過對圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對其計算進(jìn)行分析和簡化，降低了計算的復(fù)雜度。FPGA設(shè)計中，采用列縮放與行縮放分開處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢在于：行列縮放可以同時進(jìn)行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計。此外，本文還介紹了其他輔助模塊的設(shè)計，包括DVI接口信號處理模塊、縮放參數(shù)計算與控制模塊以及輸出信號檢測與時序濾波模塊。 本設(shè)計使用Verilog HDL對各模塊進(jìn)行了RTL級描述，并使用Quartus II7.2進(jìn)行了邏輯仿真，最后使用Altera公司的FPGA芯片來進(jìn)行驗證。通過邏輯驗證和系統(tǒng)仿真，證明該scaler的設(shè)計達(dá)到了預(yù)期的目標(biāo)。對于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時間： 2013-05-30
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在幾乎所有現(xiàn)代通訊和計算機(jī)網(wǎng)絡(luò)領(lǐng)域中，安全問題都起著非常重要的作用。隨著網(wǎng)絡(luò)應(yīng)用的迅速發(fā)展，對安全的要求也逐漸加強(qiáng)。目前影響最大的三類公鑰密碼是RSA公鑰密碼、EIGamal公鑰密碼和橢圓曲線公鑰密碼。但超橢圓曲線密碼是比橢圓曲線密碼更難攻破的密碼體制，且可以在更小的基域上達(dá)到與橢圓曲線密碼相同的安全程度。雖然超橢圓曲線密碼體制在理論上已經(jīng)基本成熟，但由于它的計算復(fù)雜性大，所以在具體實現(xiàn)上還需要進(jìn)一步研究。實現(xiàn)超橢圓曲線密碼系統(tǒng)，對于增強(qiáng)信息系統(tǒng)的安全性和研究更高強(qiáng)度的加密系統(tǒng)都有著重要的理論意義和較高的應(yīng)用價值，相信超橢圓曲線密碼系統(tǒng)將會有更好的應(yīng)用前景。 對于密碼系統(tǒng)，我們希望它占用的空間更少，實現(xiàn)的時間更短，安全性更高。論文研究超橢圓曲線密碼中的加密算法，對主要算法進(jìn)行實現(xiàn)比較并提出軟硬協(xié)調(diào)思想實現(xiàn)超橢圓曲線密碼系統(tǒng)就是為了達(dá)到這個目標(biāo)。 論文先介紹了超橢圓曲線密碼系統(tǒng)中有限域上的兩個核心運(yùn)算——有限域乘法運(yùn)算和有限域求逆運(yùn)算。對有限域乘法運(yùn)算的全串行算法和串并混合算法在FPGA上用VHDL語言進(jìn)行了實現(xiàn)，并對它們的結(jié)果進(jìn)行對比，重點(diǎn)在于對并行度不同的串并混合算法進(jìn)行實現(xiàn)比較，找到面積和速度的最佳結(jié)合點(diǎn)。通過對算法的實現(xiàn)和比較，發(fā)現(xiàn)理論上面積和速度協(xié)調(diào)性較好的8位串并混合算法在實際中協(xié)調(diào)性并不是很好，最終得出結(jié)論，在所做實驗的四種情況中，面積和速度協(xié)調(diào)性較好的算法是4位串并混合算法。隨后論文對有限域求逆運(yùn)算的三種算法在FPGA上用VHDL語言進(jìn)行實現(xiàn)比較，找到單獨(dú)實現(xiàn)有限域求逆運(yùn)算較好的算法(MIMA域求逆算法)和可以與域乘法運(yùn)算相結(jié)合的算法(使用域乘法求逆的算法)，為軟硬協(xié)調(diào)實現(xiàn)超橢圓曲線系統(tǒng)思想的提出打下基礎(chǔ)。 論文然后提出了軟硬協(xié)調(diào)的方法實現(xiàn)超橢圓曲線系統(tǒng)的思想，并對整個系統(tǒng)進(jìn)行了軟硬件部分的劃分。通過分析，將標(biāo)量乘算法，除子算法和多項式環(huán)算法劃分到軟件部分，并對其中的標(biāo)量乘運(yùn)算進(jìn)行了詳細(xì)的分析介紹，將有限域算法歸于硬件部分并對其進(jìn)行了簡單描述。在最后對全文進(jìn)行總結(jié)，提出進(jìn)一步需要開展的工作。
上傳時間： 2013-04-24
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LDPC(Low Density Parity Check)碼是一類可以用非常稀疏的校驗矩陣或二分圖定義的線性分組糾錯碼，最初由Gallager發(fā)現(xiàn)，故亦稱Gallager碼.它和著名Turbo碼相似，具有逼近香農(nóng)限的性能，幾乎適用于所有信道，因此成為近年來信道編碼界研究的熱點(diǎn)。 LDPC碼的奇偶校驗矩陣呈現(xiàn)稀疏性，其譯碼復(fù)雜度與碼長成線性關(guān)系，克服了分組碼在長碼長時所面臨的巨大譯碼計算復(fù)雜度問題，使長編碼分組的應(yīng)用成為可能。而且由于校驗矩陣的稀疏特性，在長的編碼分組時，相距很遠(yuǎn)的信息比特參與統(tǒng)一校驗，這使得連續(xù)的突發(fā)差錯對譯碼的影響不大，編碼本身就具有抗突發(fā)差錯的特性。 本文首先介紹了LDPC碼的基本概念和基本原理，其次，具體介紹了LDPC碼的構(gòu)造和各種編碼算法及其生成矩陣的產(chǎn)生方法，特別是準(zhǔn)循環(huán)LDPC碼的構(gòu)造以及RU算法、貪婪算法，并在此基礎(chǔ)上采用貪婪算法對RU算法進(jìn)行了改進(jìn)。 最后，選用Altera公司的Stratix系列FPGA器件EPls25F67217，實現(xiàn)了碼長為504的基于RU算法的LDPC編碼器。在設(shè)計過程中，為節(jié)省資源、提高速度，在向量存儲時采用稀疏矩陣技術(shù)，在向量相加時采用通過奇校驗直接判定結(jié)果的方法，在向量乘法中，采用了前向迭代方法，避開了復(fù)雜的矩陣求逆運(yùn)算。結(jié)果表明，該編碼器只占用約10％的邏輯單元，約5％的存儲單元，時鐘頻率達(dá)到120MHz，數(shù)據(jù)吞吐率達(dá)到33Mb/s，功能上也滿足編碼器的要求。
上傳時間： 2013-06-09
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文章開篇提出了開發(fā)背景。認(rèn)為現(xiàn)在所廣泛應(yīng)用的開關(guān)電源都是基于傳統(tǒng)的分立元件組成的。它的特點(diǎn)是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低，對不同的客戶要求來“量身定做”不同的產(chǎn)品，同時幾乎沒有通用性和可移植性。在電子技術(shù)飛速發(fā)展的今天，這種傳統(tǒng)的模擬開關(guān)電源已經(jīng)很難跟上時代的發(fā)展步伐。 隨著DSP、ASIC等電子器件的小型化、高速化，開關(guān)電源的控制部分正在向數(shù)字化方向發(fā)展。由于數(shù)字化，使開關(guān)電源的控制部分的智能化、零件的共通化、電源的動作狀態(tài)的遠(yuǎn)距離監(jiān)測成為了可能，同時由于它的智能化、零件的共通化使得它能夠靈活地應(yīng)對不同客戶的需求，這就降低了開發(fā)周期和成本。依靠現(xiàn)代數(shù)字化控制和數(shù)字信號處理新技術(shù)，數(shù)字化開關(guān)電源有著廣闊的發(fā)展空間。 在數(shù)字化領(lǐng)域的今天，最后一個沒有數(shù)字化的堡壘就是電源領(lǐng)域。近年來，數(shù)字電源的研究勢頭與日俱增，成果也越來越多。雖然目前中國制造的開關(guān)電源占了世界市場的80％以上，但都是傳統(tǒng)的比較低端的模擬電源。高端市場上幾乎沒有我們份額。 本論文研究的主要內(nèi)容是在傳統(tǒng)開關(guān)電源模擬調(diào)節(jié)器的基礎(chǔ)上，提出了一種新的數(shù)字化調(diào)節(jié)器方案，即基于DSP和FPGA的數(shù)字化PID調(diào)節(jié)器。論文對系統(tǒng)方案和電路進(jìn)行了較為具體的設(shè)計，并通過測試取得了預(yù)期結(jié)果。測試證明該方案能夠適合本行業(yè)時代發(fā)展的步伐，使系統(tǒng)電路更簡單，精度更高，通用性更強(qiáng)。同時該方案也可用于相關(guān)領(lǐng)域。 本文首先分析了國內(nèi)外開關(guān)電源發(fā)展的現(xiàn)狀，以及研究數(shù)字化開關(guān)電源的意義。然后提出了數(shù)字化開關(guān)電源的總體設(shè)計框圖和實現(xiàn)方案，并與傳統(tǒng)的開關(guān)電源做了較為詳細(xì)的比較。本論文的設(shè)計方案是采用DSP技術(shù)和FPGA技術(shù)來做數(shù)字化PID調(diào)節(jié)，通過數(shù)字化PID算法產(chǎn)生PWM波來控制斬波器，控制主回路。從而取代傳統(tǒng)的模擬PID調(diào)節(jié)器，使電路更簡單，精度更高，通用性更強(qiáng)。傳統(tǒng)的模擬開關(guān)電源是將電流電壓反饋信號做PID調(diào)節(jié)后--分立元器件構(gòu)成，采用專用脈寬調(diào)制芯片實現(xiàn)PWM控制。電流反饋信號來自主回路的電流取樣，電壓反饋信號來自主回路的電壓采樣。再將這兩個信號分別送至電流調(diào)節(jié)器和電壓調(diào)節(jié)器的反相輸入端，用來實現(xiàn)閉環(huán)控制。同時用來保證系統(tǒng)的穩(wěn)定性及實現(xiàn)系統(tǒng)的過流過壓保護(hù)、電流和電壓值的顯示。電壓、電流的給定信號則由單片機(jī)或電位器提供。再次，文章對各個模塊從理論和實際的上都做了仔細(xì)的分析和設(shè)計，并給出了具體的電路圖，同時寫出了軟件流程圖以及設(shè)計中應(yīng)該注意的地方。整個系統(tǒng)由DSP板和ADC板組成。DSP板完成PWM生成、PID運(yùn)算、環(huán)境開關(guān)量檢測、環(huán)境開關(guān)量生成以及本地控制。ADC板主要完成前饋電壓信號采集、負(fù)載電壓信號采集、負(fù)載電流信號采集、以及對信號的一階數(shù)字低通濾波。由于整個系統(tǒng)是閉環(huán)控制系統(tǒng)，要求采樣速率相當(dāng)高。本系統(tǒng)采用FPGA來控制ADC，這樣就避免了高速采樣占用系統(tǒng)資源的問題，減輕了DSP的負(fù)擔(dān)。DSP可以將讀到的ADC信號做PID調(diào)節(jié)，從而產(chǎn)生PWM波來控制逆變橋的開關(guān)速率，從而達(dá)到閉環(huán)控制的目的。 最后，對數(shù)字化開關(guān)電源和模擬開關(guān)電源做了對比測試，得出了預(yù)期結(jié)論。同時也提出了一些需要改進(jìn)的地方，認(rèn)為該方案在其他相關(guān)行業(yè)中可以廣泛地應(yīng)用。模擬控制電路因為使用許多零件而需要很大空間，這些零件的參數(shù)值還會隨著使用時間、溫度和其它環(huán)境條件的改變而變動并對系統(tǒng)穩(wěn)定性和響應(yīng)能力造成負(fù)面影響。數(shù)字電源則剛好相反，同時數(shù)字控制還能讓硬件頻繁重復(fù)使用、加快上市時間以及減少開發(fā)成本與風(fēng)險。在當(dāng)前對產(chǎn)品要求體積小、智能化、共通化、精度高和穩(wěn)定度好等前提條件下，數(shù)字化開關(guān)電源有著廣闊的發(fā)展空間。本系統(tǒng)來基本上達(dá)到了設(shè)計要求。能夠滿足較高精度的設(shè)計要求。但對于高精度數(shù)字化電源，系統(tǒng)還有值得改進(jìn)的地方，比如改進(jìn)主控器，提高參考電壓的精度，提高采樣器件的精度等，都可以提高系統(tǒng)的精度。 本系統(tǒng)涉及電子、通信和測控等技術(shù)領(lǐng)域，將數(shù)字PID算法與電力電子技術(shù)、通信技術(shù)等有機(jī)地結(jié)合了起來。本系統(tǒng)的設(shè)計方案不僅可以用在電源控制器上，只要是相關(guān)的領(lǐng)域都可以采用。
上傳時間： 2013-06-29
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隨著3G網(wǎng)絡(luò)建設(shè)的展開，移動用戶數(shù)量逐漸增加，用戶和運(yùn)營商對網(wǎng)絡(luò)的質(zhì)量和覆蓋要求也越來越高。而在實際工作中，基站成本在網(wǎng)絡(luò)投資中占有很大比例，并且基站選址是建網(wǎng)的主要難題之一。同基站相比，直放站以其性價比高、建設(shè)周期短等優(yōu)點(diǎn)在我國移動網(wǎng)絡(luò)上有著大量的應(yīng)用。目前，直放站已成為提高運(yùn)營商網(wǎng)絡(luò)質(zhì)量、解決網(wǎng)絡(luò)盲區(qū)或弱區(qū)問題、增強(qiáng)網(wǎng)絡(luò)覆蓋的主要手段之一。但由于傳統(tǒng)的模擬直放站受周邊環(huán)境因素影響較大、抗干擾能力較差、傳輸距離受限、功放效率低，同時設(shè)備間沒有統(tǒng)一的協(xié)議規(guī)范，無法滿足系統(tǒng)廠商與直放站廠商的兼容，所以移動通信市場迫切需要通過數(shù)字化來解決這些問題。 本文正是以設(shè)計新型數(shù)字化直放站為目標(biāo)，以實現(xiàn)數(shù)字中頻系統(tǒng)為研究重心，圍繞數(shù)字中頻的相關(guān)技術(shù)而展開研究。 文章介紹了數(shù)字直放站的研究背景和國內(nèi)外的研究現(xiàn)狀，闡述了數(shù)字直放站系統(tǒng)的設(shè)計思想及總體實現(xiàn)框圖，并對數(shù)字直放站數(shù)字中頻部分進(jìn)行了詳細(xì)的模塊劃分。針對其中的數(shù)字上下變頻模塊設(shè)計所涉及到的相關(guān)技術(shù)作詳細(xì)介紹，涉及到的理論主要有信號采樣理論、整數(shù)倍內(nèi)插和抽取理論等，在理論基礎(chǔ)上闡述了一些具體模塊的高效實現(xiàn)方案，最終利用FPGA實現(xiàn)了數(shù)字變頻模塊的設(shè)計。 在數(shù)字直放站系統(tǒng)中，降低峰均比是提高功放工作效率的關(guān)鍵技術(shù)之一。本文首先概述了降低峰均比的三類算法，然后針對目前常用的幾種算法進(jìn)行了仿真分析，最后在綜合考慮降低峰均比效果與實現(xiàn)復(fù)雜度的基礎(chǔ)上，提出了改進(jìn)的二次限幅算法。通過仿真驗證算法的有效性后，針對其中的噪聲整形濾波器提出了“先分解，再合成”的架構(gòu)實現(xiàn)方式，并指出其中間級窄帶濾波器采用內(nèi)插級聯(lián)的方式實現(xiàn)，最后整個算法在FPGA上實現(xiàn)。 在軟件無線電思想的指導(dǎo)下，本文利用系統(tǒng)級的設(shè)計方法完成了WCDMA數(shù)字直放站中頻系統(tǒng)設(shè)計。遵照3GPP等相關(guān)標(biāo)準(zhǔn)，完成了系統(tǒng)的仿真測試和實物測試。最后得出結(jié)論：該系統(tǒng)實現(xiàn)了WCDMA數(shù)字直放站數(shù)字中頻的基本功能，并可保證在現(xiàn)有硬件不變的基礎(chǔ)上實現(xiàn)不同載波間平滑過渡、不同制式間輕松升級。
上傳時間： 2013-07-07
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語音編碼技術(shù)始終是語音研究的熱點(diǎn)。語音編碼作為多媒體通信中信息傳輸?shù)囊粋€重要環(huán)節(jié)，越來越受到廣泛的重視。G729是由美國、法國、日本和加拿大的幾家著名國際電信實體聯(lián)合開發(fā)的，國際電信聯(lián)盟(ITU-T)于1995年11月正式通過了G729。96年ITU-T又制定了G729的簡化方案G729A，主要降低了計算的復(fù)雜度以便于實時實現(xiàn)。因其具有良好的合成語音質(zhì)量、適中的復(fù)雜度、較低的時延等優(yōu)點(diǎn)，G729A標(biāo)準(zhǔn)已被廣泛應(yīng)用在VOIP網(wǎng)關(guān)、IP電話中。 論文利用Altera公司的新一代可編程邏輯器件在數(shù)字信號處理領(lǐng)域的優(yōu)勢，對G729A語音編碼中的線性預(yù)測(LP)濾波器系數(shù)提取的FPGA(現(xiàn)場可編程門陣列，F(xiàn)ield Programmable Gate Array)實現(xiàn)進(jìn)行了深入研究。論文首先對語音信號處理及其發(fā)展進(jìn)行介紹，深入討論了G729A語音編解碼技術(shù)。第二，對Altera公司的Stratix系列可編程器件的內(nèi)部結(jié)構(gòu)進(jìn)行了研究，分析了在QuartusII開發(fā)平臺上進(jìn)行FPGA設(shè)計的流程。第三，基于FPGA，對G729A編碼系統(tǒng)的LP分析部分做了具體設(shè)計，其中包括自相關(guān)函數(shù)和杜賓(Durbin)遞推兩個主要功能模塊，并對其工作過程進(jìn)行了詳細(xì)的分析。第四，針對系統(tǒng)所使用的除法運(yùn)算都是商小于1的特點(diǎn)，設(shè)計并實現(xiàn)了一個系統(tǒng)專用的除法器模塊。最后，在Altera FPGA目標(biāo)芯片EP1S30F780C7上，對LP分析系統(tǒng)進(jìn)行了驗證，證明了方案的可行性。
上傳時間： 2013-06-20
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本課題深入分析了GPS軟件接收機(jī)基于FFT并行捕獲算法并詳細(xì)闡述了其FPGA的實現(xiàn)。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴(kuò)頻通信系統(tǒng)的基本原理，介紹了GPS系統(tǒng)的組成，詳細(xì)闡述了GPS信號的特點(diǎn)，并根據(jù)GPS信號的組成特點(diǎn)介紹了接收機(jī)的體系結(jié)構(gòu)。其次，通過對GPS接收機(jī)信號捕獲方案的深入研究，確定了捕獲速度快且實現(xiàn)復(fù)雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點(diǎn)改進(jìn)的措施，根據(jù)前面的分析，提出了系統(tǒng)的實現(xiàn)方案，利用MATLAB對該系統(tǒng)進(jìn)行仿真，仿真的結(jié)果充分的驗證了方案的可行性。接著，對于捕獲環(huán)節(jié)中的核心部分—FFT處理器，設(shè)計中沒有采用ALTERA提供的IP核，獨(dú)立設(shè)計實現(xiàn)了基于FPGA的FFT處理器，并通過對一組數(shù)據(jù)在MATLAB中運(yùn)算得到結(jié)果和FPGA輸出結(jié)果相對比，可以驗證該FFT處理器的正確性。再次重點(diǎn)分析了GPS接收機(jī)并行捕獲部分的FPGA具體實現(xiàn)，通過捕獲的FPGA時序仿真波形，證明了該系統(tǒng)已經(jīng)能成功地捕獲到GPS信號。最后，對全文整個研究工作進(jìn)行總結(jié)，并指出以后繼續(xù)研究的方向。 本課題雖然是對于GPS接收機(jī)的研究，但其原理與GALILEO、北斗等導(dǎo)航系統(tǒng)的接收機(jī)相近，因此該課題的研究對我國衛(wèi)星導(dǎo)航事業(yè)的發(fā)展起到了積極的推動作用。
上傳時間： 2013-08-06
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目前對數(shù)字化音頻處理的具體實現(xiàn)主要集中在以DSP或?qū)Ｓ肁SIC芯片為核心的處理平臺的開發(fā)方面，存在著并行處理性能差，系統(tǒng)升級和在線配置不靈活等缺點(diǎn)。另一方面現(xiàn)有解決方案的設(shè)計主要集中于處理器芯片，而對于音頻編解碼芯片的關(guān)注度較低，而且沒有提出過從芯片層到PCB板層的完整設(shè)計思路。本文針對上述問題對數(shù)字化音頻處理平臺進(jìn)行了研究，主要內(nèi)容包括： 1、提出了基于FPGA的通用音頻處理平臺，該方案有別于現(xiàn)有的基于MCU、DSP和其它專用ASIC芯片的方案，論證了基于FPGA的音頻處理系統(tǒng)的結(jié)構(gòu)及設(shè)計工作流程，并對嵌入式音頻處理系統(tǒng)專門進(jìn)行了研究。 2、提出了從芯片層到PCB板層的完整設(shè)計思路，并將設(shè)計思路得以實現(xiàn)。完成了FPGA的設(shè)計及實現(xiàn)過程，包括：系統(tǒng)整體分析，設(shè)計流程分析，配置模塊和數(shù)據(jù)通信模塊的RTL實現(xiàn)等；解決了FPGA與音頻編解碼芯片TLV320AIC23B之間接口不匹配問題；給出配置和數(shù)據(jù)通信模塊的功能方框圖；從多個角度完善PCB板設(shè)計，給出了各個系統(tǒng)組成部分的詳細(xì)設(shè)計方案和硬件電路原理圖，并附有PCB圖。 3、建立了實驗和分析環(huán)境，完成了各項實驗和分析工作，主要包括：PCB板信號完整性分析和優(yōu)化，F(xiàn)PGA系統(tǒng)中各個功能模塊的實驗與分析等。實驗和分析結(jié)果論證了系統(tǒng)設(shè)計的合理性和實用性。 本文的研究與實現(xiàn)工作通過實驗和分析得到了驗證。結(jié)果表明，本文提出的由FPGA和音頻編解碼芯片TLV320AIC23B組成的數(shù)字化音頻處理系統(tǒng)完全可以實現(xiàn)音頻信號的數(shù)字化處理，從而可以將FPGA在數(shù)字信號處理領(lǐng)域的優(yōu)點(diǎn)充分發(fā)揮于音頻信號處理領(lǐng)域。
上傳時間： 2013-04-24
上傳用戶：lanwei
在數(shù)字通信中，采用差錯控制技術(shù)(糾錯碼)是提高信號傳輸可靠性的有效手段，并發(fā)揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復(fù)雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結(jié)構(gòu)；而概率譯碼不僅基于碼的代數(shù)結(jié)構(gòu)，還利用了信道的統(tǒng)計特性，能充分發(fā)揮卷積碼的特點(diǎn)，使譯碼錯誤概率達(dá)到很小。 卷積碼譯碼器的設(shè)計是由高性能的復(fù)雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達(dá)到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當(dāng)編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動通信等領(lǐng)域已被廣泛應(yīng)用。 本論文對卷積碼編碼和Viterbi譯碼的設(shè)計原理及其FPGA實現(xiàn)方案進(jìn)行了研究。同時，將交織和解交織技術(shù)應(yīng)用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎(chǔ)知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進(jìn)行了比較。其次，討論了交織和解交織技術(shù)及其在糾錯碼中的應(yīng)用。然后，介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設(shè)計方法和設(shè)計規(guī)則。再有，對基于FPGA的維特比譯碼器各個模塊和相應(yīng)算法實現(xiàn)、優(yōu)化進(jìn)行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進(jìn)行了仿真，并根據(jù)仿真結(jié)果分析了維特比譯碼器的性能。 分析結(jié)果表明，系統(tǒng)的誤碼率達(dá)到了設(shè)計要求，從而驗證了譯碼器設(shè)計的可靠性，所設(shè)計基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>
上傳時間： 2013-04-24
上傳用戶：tedo811
目前，數(shù)字信號處理廣泛應(yīng)用于通信、雷達(dá)、聲納、語音與圖像處理等領(lǐng)域，信號處理算法理論己趨于成熟，但其具體硬件實現(xiàn)方法卻值得探討。FPGA是近年來廣泛應(yīng)用的超大規(guī)模、超高速的可編程邏輯器件，由于其具有高集成度、高速、可編程等優(yōu)點(diǎn)，大大推動了數(shù)字系統(tǒng)設(shè)計的單片化、自動化，縮短了單片數(shù)字系統(tǒng)的設(shè)計周期、提高了設(shè)計的靈活性和可靠性，在超高速信號處理和實時測控方面有非常廣泛的應(yīng)用。本文對FPGA的數(shù)據(jù)采集與處理技術(shù)進(jìn)行研究，基于FPGA在數(shù)據(jù)采樣控制和信號處理方面的高性能和單片系統(tǒng)發(fā)展的新熱點(diǎn)，把FPGA作為整個數(shù)據(jù)采集與處理系統(tǒng)的控制核心。主要研究內(nèi)容如下： FPGA的單片系統(tǒng)研究。針對數(shù)據(jù)采集與處理，對FPGA進(jìn)行選型，設(shè)計了基于FPGA的單片系統(tǒng)的結(jié)構(gòu)。把整個控制系統(tǒng)分為三個部分：多通道采樣控制模塊，數(shù)據(jù)處理模塊，存儲控制模塊。 多通道采樣控制模塊的設(shè)計。利用4片AD7506和一片AD7862對64路模擬量進(jìn)行周期采樣，分別設(shè)計了通道選擇控制模塊和A/D轉(zhuǎn)換控制模塊，并進(jìn)行了仿真，完成了基于FPGA的多通道采樣控制。 數(shù)據(jù)處理模塊的設(shè)計。FFT算法在數(shù)字信號處理中占有重要的地位，因此本文研究了FFT的硬件實現(xiàn)結(jié)構(gòu)，提出了用FPGA實現(xiàn)FFT的一種設(shè)計思想，給出了總體實現(xiàn)框圖。分別設(shè)計了旋轉(zhuǎn)因子復(fù)數(shù)乘法器，碟形運(yùn)算單元，存儲器，控制器，并分別進(jìn)行了仿真。重點(diǎn)設(shè)計實現(xiàn)了FFT算法中的蝶形處理單元，采用了一種高效乘法器算法設(shè)計實現(xiàn)了蝶形處理單元中的旋轉(zhuǎn)因子乘法器，從而提高了蝶形處理器的運(yùn)算速度，降低了運(yùn)算復(fù)雜度。理論分析和仿真結(jié)果表明，狀態(tài)機(jī)控制器成功地對各個模塊進(jìn)行了有序、協(xié)調(diào)的控制。 存儲控制模塊的設(shè)計。利用閃存芯片K9K1G08UOA對采集處理后的數(shù)據(jù)進(jìn)行存儲，設(shè)計了FPGA與閃存的硬件連接，設(shè)計了存儲控制模塊。 本文對FFT算法的硬件實現(xiàn)進(jìn)行了研究，結(jié)合單片系統(tǒng)的特點(diǎn)，把整個系統(tǒng)分為多通道采樣控制模塊，數(shù)據(jù)處理模塊，存儲控制模塊進(jìn)行設(shè)計和仿真。設(shè)計采用VHDL編寫程序的源代碼。仿真測試結(jié)果表明，此FPGA單片系統(tǒng)可完成對實時信號的高速采集與處理。
標(biāo)簽： FPGA 數(shù)據(jù)采集 處理技術(shù)
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