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語音錄放系統(tǒng)

  • 利用PCM2702 DIY的一個USB耳放

    利用PCM2702 DIY的一個USB耳放

    標(biāo)簽： 2702 PCM DIY USB

    上傳時間： 2014-12-23

    上傳用戶：小火車?yán)怖怖?/p>

  • 運放和比較器的區(qū)別

    運放和比較強

    標(biāo)簽： 運放 比較器

    上傳時間： 2013-11-21

    上傳用戶：lixinxiang

  • 模擬集成電路及其應(yīng)用（運放講解清晰）

    我見過的講解最清晰易懂的運放資料，值得下載

    標(biāo)簽： 模擬集成電路 運放

    上傳時間： 2014-12-23

    上傳用戶：磊子226

  • OPA227-高精度低噪聲運放

    常見運放好用

    標(biāo)簽： OPA 227 高精度 低噪聲

    上傳時間： 2014-12-23

    上傳用戶：lbbyxmoran

  • TI運放選型

    TI運放選型

    標(biāo)簽： 運放 選型

    上傳時間： 2014-12-23

    上傳用戶：黃蛋的蛋黃

  • 集成運放應(yīng)用電路設(shè)計實例匯總

    全面的常用運放電路設(shè)計

    標(biāo)簽： 集成運放 應(yīng)用電路 設(shè)計實例

    上傳時間： 2013-10-11

    上傳用戶：思琦琦

  • 運放電路分析

    運放

    標(biāo)簽： 運放 電路分析

    上傳時間： 2013-10-29

    上傳用戶：yimoney

  • 共源共柵兩級運放中兩種補償方法的比較

    給出了兩種應(yīng)用于兩級CMOS 運算放大器的密勒補償技術(shù)的比較,用共源共柵密勒補償技術(shù)設(shè)計出的CMOS 運放與直接密勒補償相比,具有更大的單位增益帶寬、更大的擺率和更小的信號建立時間等優(yōu)點,還可以在達到相同補償效果的情況下極大地減小版圖尺寸. 通過電路級小信號等效電路的分析和仿真,對兩種補償技術(shù)進行比較,結(jié)果驗證了共源共柵密勒補償技術(shù)相對于直接密勒補償技術(shù)的優(yōu)越性.

    標(biāo)簽： 共源共柵 運放 補償 比較

    上傳時間： 2013-10-14

    上傳用戶：gengxiaochao

  • protel99se元件名系表

    protel99se元件名系表

    標(biāo)簽： protel 99 se 元件

    上傳時間： 2013-10-08

    上傳用戶：liuwei6419

  • pcb layout design(臺灣硬件工程師15年經(jīng)驗

    PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setup􀃆pads􀃆stacks

    標(biāo)簽： layout design pcb 硬件工程師

    上傳時間： 2013-10-22

    上傳用戶：pei5

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