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試驗(yàn)設(shè)(shè)計(jì)

將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式

將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式

標(biāo)簽： Verilog VHDL 程式

上傳時(shí)間： 2016-01-18

上傳用戶：lifangyuan12
將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式

將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式

標(biāo)簽： Verilog VHDL 程式

上傳時(shí)間： 2016-01-18

上傳用戶：wkchong
JPEG的硬體設(shè)計(jì)採(cǎi)用的是VHDL設(shè)計(jì),有源碼

JPEG的硬體設(shè)計(jì)採(cǎi)用的是VHDL設(shè)計(jì),有源碼

標(biāo)簽： JPEG VHDL 有源

上傳時(shí)間： 2016-01-18

上傳用戶：agent
使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

標(biāo)簽： WiMax FPGA OFDM VHDL

上傳時(shí)間： 2016-01-22

上傳用戶：zhuyibin
一個(gè)簡(jiǎn)單的游戲設(shè)計(jì)...好好玩的

一個(gè)簡(jiǎn)單的游戲設(shè)計(jì)...好好玩的

標(biāo)簽：

上傳時(shí)間： 2013-12-31

上傳用戶：edisonfather
倒數(shù)計(jì)時(shí)器提供時(shí)間到關(guān)機(jī)的功能可自由設(shè)定是否關(guān)機(jī)或者提供警示

倒數(shù)計(jì)時(shí)器提供時(shí)間到關(guān)機(jī)的功能可自由設(shè)定是否關(guān)機(jī)或者提供警示

標(biāo)簽：

上傳時(shí)間： 2016-02-02

上傳用戶：lepoke
這是一個(gè)修改Oreilly Java 網(wǎng)路程式設(shè)計(jì)範(fàn)例的程式主要是將裡面的一個(gè)小程式加上視窗管理者介面方便使用使用環(huán)境：需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/

這是一個(gè)修改Oreilly Java 網(wǎng)路程式設(shè)計(jì)範(fàn)例的程式主要是將裡面的一個(gè)小程式加上視窗管理者介面方便使用使用環(huán)境：需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/ 如環(huán)境設(shè)定OK，在windows直接點(diǎn)選執(zhí)行即可如在其他OS(unix-like) java -jar nsLookUp.jar

標(biāo)簽： JAVA_HOME Oreilly Java path

上傳時(shí)間： 2014-01-15

上傳用戶：1966640071
最新程序最好的在線程序設(shè)計(jì) 建議同學(xué)們好好看看。最好的

最新程序最好的在線程序設(shè)計(jì) 建議同學(xué)們好好看看。最好的

標(biāo)簽： 程序

上傳時(shí)間： 2016-03-10

上傳用戶：zhuoying119
由遠(yuǎn)峰公司所設(shè)計(jì)的燒入flash軟體,歡迎使用2410/2440可用

由遠(yuǎn)峰公司所設(shè)計(jì)的燒入flash軟體,歡迎使用2410/2440可用

標(biāo)簽： flash 2410 2440

上傳時(shí)間： 2014-01-10

上傳用戶：dyctj
UML 2 for Dummies ( UML 理想設(shè)計(jì)方案 )

UML 2 for Dummies ( UML 理想設(shè)計(jì)方案 )

標(biāo)簽： UML Dummies for 方案

上傳時(shí)間： 2014-01-17

上傳用戶：ommshaggar