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設(shè)計實驗

將Verilog設(shè)計轉(zhuǎn)成VHDL設(shè)計的程式

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將VHDL設(shè)計轉(zhuǎn)換成Verilog設(shè)計的程式

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JPEG的硬體設(shè)計採用的是VHDL設(shè)計,有源碼

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使用FPGA設(shè)計WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

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一個簡單的游戲設(shè)計...好好玩的

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實驗2：建立嚮導(dǎo)和同步實驗 Spartan-3E目標(biāo)板的初學(xué)者組件 by Picoblaze

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實驗三：全局時間約束實驗 Spartan-3E目標(biāo)板的初學(xué)者組件 by Picoblaze

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這是一個修改Oreilly Java 網(wǎng)路程式設(shè)計範(fàn)例的程式主要是將裡面的一個小程式加上視窗管理者介面方便使用使用環(huán)境：需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/

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最新程序最好的在線程序設(shè)計建議同學(xué)們好好看看。最好的

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由遠(yuǎn)峰公司所設(shè)計的燒入flash軟體,歡迎使用2410/2440可用

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