將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式
標(biāo)簽： Verilog VHDL 程式
上傳時(shí)間： 2016-01-18
上傳用戶：lifangyuan12
將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式
上傳用戶：wkchong
JPEG的硬體設(shè)計(jì)採(cǎi)用的是VHDL設(shè)計(jì),有源碼
標(biāo)簽： JPEG VHDL 有源
上傳用戶：agent
使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)
標(biāo)簽： WiMax FPGA OFDM VHDL
上傳時(shí)間： 2016-01-22
上傳用戶：zhuyibin
一個(gè)簡(jiǎn)單的游戲設(shè)計(jì)...好好玩的
標(biāo)簽：
上傳時(shí)間： 2013-12-31
上傳用戶：edisonfather
用ruby on rails 實(shí)現(xiàn)敏捷開(kāi)發(fā)服務(wù) ruby on rails 聖經(jīng)本 淺顯易懂
標(biāo)簽： rails ruby on
上傳時(shí)間： 2014-01-22
上傳用戶：youmo81
struts+spring+ibatis實(shí)現(xiàn)的簡(jiǎn)單CRUE，源碼中l(wèi)ib去掉了，自己加上就可以了
標(biāo)簽： struts spring ibatis CRUE
上傳時(shí)間： 2014-01-25
上傳用戶：xwd2010
倒數(shù)計(jì)時(shí)器 提供時(shí)間到關(guān)機(jī)的功能 可自由設(shè)定是否關(guān)機(jī)或者提供警示
上傳時(shí)間： 2016-02-02
上傳用戶：lepoke
一階Markov 實(shí)做 將文件讀進(jìn)來(lái)並計(jì)算出 entroy
標(biāo)簽： Markov entroy
上傳時(shí)間： 2013-11-29
上傳用戶：yuzsu
SmaRTclock Silicon labs Real Time Clock 實(shí)現(xiàn)
標(biāo)簽： SmaRTclock Silicon Clock Real
上傳時(shí)間： 2013-12-20
上傳用戶：silenthink
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