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非常不錯的過零檢測芯片，DIP8封裝，外圍器件極少
上傳時間： 2013-04-24
上傳用戶：WANGXIAN001
NEC芯片資料79F8513，芯片學(xué)習(xí)資料，共閱參考！
上傳時間： 2013-04-24
上傳用戶：leehom61
現(xiàn)場可編程門陣列(FPGA)器件是能通過對其進行編程實現(xiàn)具有用戶規(guī)定功能的電路，特別適合集成電路的新品開發(fā)和小批量ASIC電路的生產(chǎn)。近幾年來，F(xiàn)PGA的發(fā)展非常迅速，但目前國內(nèi)廠商所使用的FPGA芯片主要還是從國外進口，這種狀況除了給生產(chǎn)廠家?guī)砗艽蟮某杀緣毫σ酝猓瑫r也影響到國家信息產(chǎn)業(yè)的保密和安全問題，因此在國內(nèi)自主研發(fā)FPGA便成為一種必然的趨勢。 基于上述現(xiàn)實狀況及國內(nèi)市場的巨大需求，中國電子科技集團公司第58研究所近年來對FPGA進行了專項研究，本論文正是作為58所專項的一部分研究工作的總結(jié)。本文深入研究了FPGA的相關(guān)設(shè)計技術(shù)，并進行了實際的FPGA器件設(shè)計，研究工作的重點是在華潤上華(CSMC)0.5μm標(biāo)準(zhǔn)CMOS工藝基礎(chǔ)上進行具有6000有效門的FPGA的電路設(shè)計與仿真。 論文首先闡述了可編程邏輯器件的基本結(jié)構(gòu)，就可編程邏輯器件的發(fā)展過程及其器件分類，對可編程只讀存儲器、現(xiàn)場可編程邏輯陣列、可編程陣列邏輯、通用邏輯陣列和復(fù)雜PLD等的基本結(jié)構(gòu)特點進行了討論。接著討論了FPGA的基本結(jié)構(gòu)與分類及它的編程技術(shù)，另外還闡述了FPGA的集成度和速率等相關(guān)問題。并根據(jù)實際指標(biāo)要求確定本文研究目標(biāo)FPGA的基本結(jié)構(gòu)和它的編程技術(shù)，在華潤上華0.5μm標(biāo)準(zhǔn)CMOS工藝的基礎(chǔ)上，進行一款FPGA芯片的設(shè)計研究工作。進行了可編程邏輯單元的基本結(jié)構(gòu)的設(shè)計，并用CMOS邏輯和NMOS傳輸管邏輯實現(xiàn)了函數(shù)發(fā)生器、快速進位鏈和觸發(fā)器的電路設(shè)計，并對其進行了仿真，達(dá)到了預(yù)期的目標(biāo)。
上傳時間： 2013-07-18
上傳用戶：zaizaibang
近年來,隨著微電子技術(shù)的高速發(fā)展,數(shù)字圖像壓縮編碼技術(shù)的逐漸成熟,實時圖象處理在多媒體、HDTV、圖像通信等領(lǐng)域有著越來越廣泛的應(yīng)用,圖像壓縮/解壓的IC芯片也已成為多媒體技術(shù)的核心,實現(xiàn)這些算法芯片的研究成為信息產(chǎn)業(yè)的新熱點.該文基于FPGA設(shè)計了JPEG圖像壓縮編解碼芯片,通過改進算法優(yōu)化結(jié)構(gòu),在合理地利用硬件資源的條件下,有效地挖掘出算法內(nèi)在的并行性.在JPEG編碼器設(shè)計中,改進了JEONG的DCT變換算法,采用流水線優(yōu)化算法解決時間并行性問題,提高了DCT/IDCT模塊的運算速度;設(shè)計了基于查找表結(jié)構(gòu)的定點乘法器,便于在設(shè)計中共享乘法單元,以適應(yīng)流水線設(shè)計的要求;依據(jù)Huffman編碼表的規(guī)律性,采用并行查找表結(jié)構(gòu),用較少的存儲單元完成Huffman編解碼的運算,同時也提高了編解碼速度.在JPEG解碼器設(shè)計中,根據(jù)Huffman碼字本身的特點和JPEG標(biāo)準(zhǔn),設(shè)計了一種Huffman碼字分組結(jié)構(gòu),基于該結(jié)構(gòu)提出分組Huffman查找表及地址編碼的設(shè)計方法,進而完成了新的快速Huffman解碼算法及其模塊設(shè)計.整個設(shè)計及其各個模塊都在ALTERA公司的EDA工具QUARTUSII平臺上進行了邏輯綜合及功能和時序仿真.綜合和仿真結(jié)果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達(dá)到了較高的工作頻率,在速度和資源利用率方面均達(dá)到了較優(yōu)的狀態(tài),可滿足實時JPEG圖像編解碼的要求.在邏輯設(shè)計的基礎(chǔ)上,該設(shè)計可以進一步作硬件仿真和實驗,將源代碼燒錄進FPGA芯片,作為獨立器件或有自主知識產(chǎn)權(quán)的JPEG IP模塊,應(yīng)用于可視電話、手機和會議電視等低成本JPEG編解碼系統(tǒng)的實現(xiàn).
標(biāo)簽： FPGA JPEG 編解碼 芯片設(shè)計
上傳時間： 2013-05-31
上傳用戶：yuying4000
該文探討了以FPGA(Field Programmable Gates Array)為平臺,使用HDL(Hardware Description Language)語言設(shè)計并實現(xiàn)符合JPEG靜態(tài)圖象壓縮算法基本模式標(biāo)準(zhǔn)的圖象壓縮芯片.在簡要介紹JPEG基本模式標(biāo)準(zhǔn)和FPGA設(shè)計流程的基礎(chǔ)上,針對JPEG基本模式硬件編碼器傳統(tǒng)結(jié)構(gòu)的缺點,提出了一種新的改進結(jié)構(gòu).JPEG基本模式硬件編碼器改進結(jié)構(gòu)的設(shè)計思想、設(shè)計結(jié)構(gòu)和Verilog設(shè)計實現(xiàn)在其后章節(jié)中進行了詳細(xì)闡述,并分別給出了改進結(jié)構(gòu)中各個模塊的單獨測試結(jié)果.在該文的測試部分,闡述利用實際圖像作為輸入,從FPGA的輸出得到了正確的壓縮圖像,計算了相應(yīng)的圖像壓縮速度和圖象質(zhì)量指標(biāo),并與軟件壓縮的速度和結(jié)果做了對比,提出了未來的改進建議.
標(biāo)簽： FPGA JPEG 圖像壓縮 芯片設(shè)計
上傳時間： 2013-04-24
上傳用戶：Andy123456
MPEG-4是目前非常流行的視頻壓縮標(biāo)準(zhǔn),基于MPEG-4的視頻處理系統(tǒng)有兩種體系結(jié)構(gòu):可編程結(jié)構(gòu)和專用結(jié)構(gòu).可編程結(jié)構(gòu)靈活,適用范圍廣,易于升級,但電路復(fù)雜,電路功耗大.專用視頻編解碼器結(jié)構(gòu)硬件開銷小,處理速度高.該文主要研究專用的MPEG-4視頻編解碼芯片設(shè)計方法.目前市場上MPEG-4視頻編解碼芯片主要是Simple Profile級別的,而我們設(shè)計的芯片要實現(xiàn)Advanced Simple Profile級別.該文采用了一種基于大規(guī)模FPGA的軟硬件相結(jié)的芯片設(shè)計方案,我們設(shè)計了基于FPGA的MPEG-4芯片設(shè)計開發(fā)平臺,完成算法的硬件仿真與測試.論文圍繞基于FPGA的MPEG-4芯片開發(fā)系統(tǒng)設(shè)計,分為兩個部分.第一部分介紹了目前國內(nèi)外實現(xiàn)MPEG-4視頻處理系統(tǒng)的主要方法和應(yīng)用,概述了國際上MPEG-4視頻編解碼芯片設(shè)計的一般方法及其發(fā)展趨勢,詳細(xì)描述了我們的基于FPGA的MPEG-4編解碼芯片開發(fā)系統(tǒng)的結(jié)構(gòu).第二部分重點講述了基于FPGA的MPEG-4芯片開發(fā)系統(tǒng)各個電路模塊的設(shè)計,包括電源模塊、FPGA配置模塊、時鐘生成模塊、視頻輸入/輸出模塊、RS232串口模塊、以太網(wǎng)接口模塊、USB接口模塊等.同時也介紹了I
標(biāo)簽： MPEG4 FPGA 編解碼芯片 開發(fā)系統(tǒng)
上傳時間： 2013-06-15
上傳用戶：it男一枚
隨著電信數(shù)據(jù)傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長,無法滿足特定客戶對高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個或者多個低速數(shù)據(jù)鏈路上進行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計方案,使用四個E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調(diào)整機制,可以動態(tài)添加或刪除某條E1鏈路,實現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類推,循環(huán)間插所有的數(shù)據(jù).接收電路進行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實現(xiàn)多路數(shù)據(jù)的對齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個數(shù)字電路采用Verilog硬件描述語言設(shè)計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實現(xiàn),經(jīng)過綜合和布線,特別是寫約束和增量布線手動調(diào)整電路的布局,降低關(guān)鍵路徑延時,最終滿足設(shè)計要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計
上傳時間： 2013-07-16
上傳用戶：asdkin
現(xiàn)代自動化生產(chǎn)技術(shù)迅猛發(fā)展,對保證其產(chǎn)品質(zhì)量的檢測技術(shù)也提出了更高的要求,許多傳統(tǒng)的檢測手段已不能滿足現(xiàn)代化大生產(chǎn)的需求.而在計算機視覺理論基礎(chǔ)上發(fā)展起來的視覺檢測技術(shù)以其高精度、非接觸、自動化程度高等優(yōu)點滿足了現(xiàn)代生產(chǎn)過程在線檢測的要求,逐漸由實驗室走向工業(yè)現(xiàn)場,得到了日益廣泛的應(yīng)用.隨著現(xiàn)代生產(chǎn)節(jié)拍的不斷加快,以及檢測節(jié)點的增多,處理數(shù)據(jù)量的增大,對視覺檢測系統(tǒng)的測量速度提出了更高的要求,而在現(xiàn)有的檢測系統(tǒng)中,實現(xiàn)100％實時在線檢測的關(guān)鍵問題是提高視覺圖像的處理速度,從而提高整個視覺檢測系統(tǒng)的處理速度.因此該文提出基于FPGA的高速圖像處理系統(tǒng)的設(shè)計方案,得到了國家"十五"攻關(guān)項目"光學(xué)數(shù)碼柔性通用坐標(biāo)測量機"的資助.該文針對以下三個方面進行研究并取得一定的成果:(一)高速圖像處理硬件解決方案的研究通過分析現(xiàn)有的幾種實現(xiàn)高速圖像處理的方法的優(yōu)缺點,提出了基于現(xiàn)場可編程邏輯器件FPGA(Field Programmable Gate Array)技術(shù)的高速圖像處理系統(tǒng)的方案,并構(gòu)建了其硬件平臺.(二)基于USB總線的通訊采用USB專用接口芯片,實現(xiàn)高速圖像處理系統(tǒng)與PC機的通訊驗證硬件設(shè)計的正確性.(三)基于FPGA的圖像處理的研究分析圖像處理的特點及其基本的方法,初步研究了基于FPGA的圖像低層次處理的硬件化方法的實現(xiàn).
上傳時間： 2013-04-24
上傳用戶：tb_6877751
隨著電子技術(shù)和EDA技術(shù)的發(fā)展,大規(guī)模可編程邏輯器件PLD(Programmable Logic Device)、現(xiàn)場可編程門陣列FPGA(Field Programmable Gates Array)完全可以取代大規(guī)模集成電路芯片,實現(xiàn)計算機可編程接口芯片的功能,并可將若干接口電路的功能集成到一片PLD或FPGA中.基于大規(guī)模PLD或FPGA的計算機接口電路不僅具有集成度高、體積小和功耗低等優(yōu)點,而且還具有獨特的用戶可編程能力,從而實現(xiàn)計算機系統(tǒng)的功能重構(gòu).該課題以Altera公司FPGA(FLEX10K)系列產(chǎn)品為載體,在MAX+PLUSⅡ開發(fā)環(huán)境下采用VHDL語言,設(shè)計并實現(xiàn)了計算機可編程并行接芯片8255的功能.設(shè)計采用VHDL的結(jié)構(gòu)描述風(fēng)格,依據(jù)芯片功能將系統(tǒng)劃分為內(nèi)核和外圍邏輯兩大模塊,其中內(nèi)核模塊又分為RORT A、RORT B、OROT C和Control模塊,每個底層模塊采用RTL(Registers Transfer Language)級描述,整體生成采用MAX+PLUSⅡ的圖形輸入法.通過波形仿真、下載芯片的測試,完成了計算機可編程并行接芯片8255的功能.
上傳時間： 2013-06-08
上傳用戶：asddsd
隨著信息社會的發(fā)展，人們要處理的各種信息總量變得越來越大，尤其在處理大數(shù)據(jù)量與實時處理數(shù)據(jù)方面，對處理設(shè)備的要求是非常高的。為滿足這些要求，實時快速的各種CPU、處理板應(yīng)運而生。這類CPU與板卡處理數(shù)據(jù)速度快，效率高，并且不斷的完善與發(fā)展。此類板卡要求與外部設(shè)備通訊，同時也要進行內(nèi)部的數(shù)據(jù)交換，于是板卡的接口設(shè)備調(diào)試與內(nèi)部數(shù)據(jù)交換也成為必須要完成的工作。本文所作的工作正是基于一種高速通用信號處理板的外部接口和內(nèi)部數(shù)據(jù)通道的設(shè)計。 本文首先介紹了通用信號處理板的應(yīng)用開發(fā)背景，包括此類板卡使用的處理芯片、板上設(shè)備、發(fā)展概況以及和外部相連的各種總線概況，同時說明了本人所作的主要工作。 其次，介紹了PCI接口的有關(guān)規(guī)范，給出了通用信號處理板與CPCI的J1口的設(shè)計時序；介紹了DDR存儲器的概況、電平標(biāo)準(zhǔn)以及功能寄存器，并給出了與DDR．存儲器接口的設(shè)計時序；介紹了片上主要數(shù)據(jù)處理器件TS-202的有關(guān)概況，設(shè)計了板卡與DSP的接口時序。 再次，介紹了Altera公司FPGA的程序設(shè)計流程，并使用VHDL語言編程完成各個模塊之間的數(shù)據(jù)傳遞，并重點介紹了DDR控制核的編寫。 再次，介紹了WDM驅(qū)動程序的結(jié)構(gòu)，程序設(shè)計方法等。 最后，通過從工控機向通用信號處理板寫連續(xù)遞增的數(shù)據(jù)驗證了整個系統(tǒng)已經(jīng)正常工作。實現(xiàn)了信號處理板內(nèi)部數(shù)據(jù)通道設(shè)計以及與外部接口的通訊；并且還提到了對此設(shè)計以后地完善與發(fā)展。 本文所作的工作如下： 1、設(shè)計完成了處理板各接口時序，使處理板可以從接口接受/發(fā)送數(shù)據(jù)。 2、完成了FPGA內(nèi)部的數(shù)據(jù)通道的設(shè)計，使數(shù)據(jù)可以從CPCI準(zhǔn)確的傳送到DSP進行處理，并編寫了DSP的測試程序。 3、完成了DDR SDRAM控制核的VHDL程序編寫。 4、完成了PCI驅(qū)動程序的編寫。
標(biāo)簽： FPGA 高速并行 信號處理板 數(shù)據(jù)接口
上傳時間： 2013-06-30
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