這是用VHDL 語言編寫的參數(shù)可以直接設(shè)置的2n倍時鐘分頻器，在運用時，不需要閱讀VHDL源代碼，只需要把clk_div2n.vhd加入當前工程便可以直接調(diào)用clk_div2n.bsf。
標簽： VHDL 語言 編寫 參數(shù)
上傳時間： 2015-08-23
上傳用戶：xinyuzhiqiwuwu
本文件介紹的是用VerilogHDL語言設(shè)計分頻器和32位計數(shù)器.
標簽： VerilogHDL 語言 分頻器 計數(shù)器
上傳時間： 2013-12-15
上傳用戶：縹緲
本文主要介紹了50％占空比三分頻器的三種設(shè)計方法，并給出了圖形設(shè)計、VHDL設(shè)計、編譯結(jié)果和仿真結(jié)果。設(shè)計中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2軟件平臺上進行。
標簽： 三分頻 設(shè)計方法
上傳時間： 2014-01-25
上傳用戶：凌云御清風
一個簡單的中文分詞器,java語言描述，并附帶
標簽： java 分 語言
上傳時間： 2015-09-01
上傳用戶：caixiaoxu26
一個3分頻器。可進一步改裝成實際需要的分頻器使用
標簽： 分頻器
上傳時間： 2014-11-28
上傳用戶：ruixue198909
CPLD 的程序,分頻器
標簽： CPLD 程序 分頻器
上傳時間： 2014-01-12
上傳用戶：671145514
用verilog編寫適中分頻器 并且還有測試程序
標簽： verilog 編寫 分頻器 測試程序
上傳時間： 2013-11-28
上傳用戶：dongqiangqiang
上傳時間： 2013-12-17
上傳用戶：evil
一對四分用器的VHDL源碼,（輸入：D ，輸出： Y3 Y2 Y1 Y0，另有兩個輸入控制端S1與S0控制輸出選擇）
標簽： VHDL 分 源碼 輸入
上傳時間： 2013-12-30
上傳用戶：it男一枚
分頻器 FPGＡ程序設(shè)計 二分頻 對硬件設(shè)計有很大用處
標簽： FPG 分頻器 二分頻 程序設(shè)計
上傳用戶：z754970244
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