用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
標(biāo)簽： VerilogHDL FPGA 分頻器
上傳時(shí)間： 2015-01-02
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J-LIN仿真器操作步驟，J-LIN仿真器操作步驟。
標(biāo)簽： J-LIN 仿真器 操作
上傳時(shí)間： 2013-10-31
上傳用戶：1966640071
本人自已寫(xiě)的一個(gè)24點(diǎn)的計(jì)算器 希望大家多多的幫我改正。 有什麼更好的算法，還請(qǐng)指點(diǎn)!
標(biāo)簽： 家 正 算法
上傳時(shí)間： 2014-01-25
上傳用戶：z754970244
樸素貝葉斯分類器（Navie Bayesian Classifier）識(shí)別鼠標(biāo)輸入的字母A～J
標(biāo)簽： Classifier Bayesian Navie 貝葉斯
上傳時(shí)間： 2015-03-08
上傳用戶：chfanjiang
利用雙層感知器神經(jīng)網(wǎng)絡(luò)處理線性不可分的分類問(wèn)題
標(biāo)簽： 雙層 分 分類 神經(jīng)網(wǎng)絡(luò)
上傳時(shí)間： 2013-12-22
上傳用戶：zuozuo1215
一個(gè)曼徹斯特編碼解碼器以及差分曼徹斯特編碼解碼程序，Vc＋＋6下編譯通過(guò)
標(biāo)簽： 曼徹斯特 差分 編碼解碼器 曼徹斯特編碼
上傳時(shí)間： 2015-03-19
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自己編的一個(gè)分頻器的程序模版 雖然原理很簡(jiǎn)單，經(jīng)過(guò)多次實(shí)踐很實(shí)用 被多次用在其它的程序中
標(biāo)簽： 分頻器 程序 模版
上傳時(shí)間： 2015-03-20
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定時(shí)器程序 采用89c2051 SL存放秒的個(gè)位數(shù) SH存放秒的十位數(shù) ML存放分的個(gè)位數(shù) MH存放分的十位數(shù) HL存放時(shí)的個(gè)位數(shù) HH存放時(shí)的十位數(shù)
標(biāo)簽： 89c2051 分 定時(shí)器 程序
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2051控制兩組LED交叉顯示的99分定時(shí)器源代碼。
標(biāo)簽： 2051 LED 控制 分
上傳時(shí)間： 2014-01-17
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基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA
標(biāo)簽： CPLD-FPGA 整數(shù) 分頻器
上傳時(shí)間： 2015-04-09
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