Delphi中工作列狀態區的設計參考文件資料
標簽： Delphi
上傳時間： 2013-12-16
上傳用戶：gxmm
TC&MSC高階函式庫設計技術, 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫.
標簽： MSC DOS 程式 TC
上傳時間： 2014-01-21
上傳用戶：lijinchuan
圖書管理系統畢業設計+源碼.rar j++ 與 access數據庫 供學習使用
標簽： access 圖書管理
上傳時間： 2016-01-10
上傳用戶：stampede
高效求一超大數組中第i個元素到第j個元素間第k小的元素.
標簽： 元素 數組
上傳時間： 2013-12-20
上傳用戶：米卡
這一篇論文的標題為「適應性BIC-MIMO-OFDM系統的性能分析和接收器設計」是2007發表的
標簽： BIC-MIMO-OFDM 2007 系統 性能分析
上傳時間： 2016-01-14
上傳用戶：BIBI
使用BOA Constructor開啟MainApp.py就可以管理計算機的視窗專案。 工具：BOA Constructor 利用Python的數學運算能力結合GUI介面的多功能計算機
標簽： Constructor BOA MainApp Python
上傳時間： 2013-12-24
上傳用戶：ddddddos
需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設定檔介面程式設計 這段程式碼主要是把資料儲存到config.txt這個檔案中，我們將資料以 \n[_config_]\n 來作區隔，以便將來將資料讀出來時可以知道所存放的資料到底是屬於哪一各部分的資料。
標簽： Python Constructor config 2.3
上傳時間： 2014-01-17
上傳用戶：zhenyushaw
說明 除了自身之外，無法被其它整數整除的數稱之為質數，要求質數很簡單，但如何快速的求出質數則一直是程式設計人員與數學家努力的課題，在這邊介紹一個著名的 Eratosthenes求質數方法 解。 以背包問題為例，我們使用兩個陣列value與item，value表示目前的最佳解所得之總價，item表示最後一個放至背包的水果，假設有負重量 1～8的背包8個，並對每個背包求其最佳解。
標簽：
上傳時間： 2013-12-22
上傳用戶：二驅蚊器
將Verilog設計轉成VHDL設計的程式
標簽： Verilog VHDL 程式
上傳時間： 2016-01-18
上傳用戶：lifangyuan12
將VHDL設計轉換成Verilog設計的程式
上傳用戶：wkchong
蟲蟲下載站版權所有 京ICP備2021023401號-1
