針對一級非線性倒力擺的模糊監(jiān)督控制應(yīng)用在系統(tǒng)含有不確定性
標簽： 模糊 控制應(yīng)用 系統(tǒng)
上傳時間： 2013-12-23
上傳用戶：yt1993410
凌力爾特公司的 LT®5575 直接轉(zhuǎn)換解調(diào)器實現(xiàn)了超卓線性度和噪聲性能的完美結(jié)合。
標簽： 高線性度 元件 直接轉(zhuǎn)換 接收器
上傳時間： 2013-11-10
上傳用戶：mikesering
Keil C51使用詳解Keil C51 是美國Keil Software 公司出品的51 系列兼容單片機C 語言軟件開發(fā)系統(tǒng)，與匯編相比，C 語言在功能上、結(jié)構(gòu)性、可讀性、可維護性上有明顯的優(yōu)勢，因而易學(xué)易用。用過匯編語言后再使用C 來開發(fā)，體會更加深刻。Keil C51 軟件提供豐富的庫函數(shù)和功能強大的集成開發(fā)調(diào)試工具，全Windows界面。另外重要的一點，只要看一下編譯后生成的匯編代碼，就能體會到Keil C51生成的目標代碼效率非常之高，多數(shù)語句生成的匯編代碼很緊湊，容易理解。在開發(fā)大型軟件時更能體現(xiàn)高級語言的優(yōu)勢。下面詳細介紹 Keil C51 開發(fā)系統(tǒng)各部分功能和使用。第二節(jié) Keil C51 單片機軟件開發(fā)系統(tǒng)的整體結(jié)構(gòu)C51 工具包的整體結(jié)構(gòu)，如圖(1)所示，其中uVision 與Ishell 分別是C51 forWindows 和for Dos 的集成開發(fā)環(huán)境(IDE)，可以完成編輯、編譯、連接、調(diào)試、仿真等整個開發(fā)流程。開發(fā)人員可用IDE 本身或其它編輯器編輯C 或匯編源文件。然后分別由C51 及A51 編譯器編譯生成目標文件(.OBJ)。目標文件可由LIB51 創(chuàng)建生成庫文件，也可以與庫文件一起經(jīng)L51 連接定位生成絕對目標文件(.ABS)。ABS 文件由OH51 轉(zhuǎn)換成標準的Hex 文件，以供調(diào)試器dScope51 或tScope51 使用進行源代碼級調(diào)試，也可由仿真器使用直接對目標板進行調(diào)試，也可以直接寫入程序存貯器如EPROM 中。圖(1) C51 工具包整體結(jié)構(gòu)圖第三節(jié) Keil C51 工具包的安裝81. C51 for Dos在 Windows 下直接運行軟件包中DOS\C51DOS.exe 然后選擇安裝目錄即可。完畢后欲使系統(tǒng)正常工作須進行以下操作(設(shè)C:\C51 為安裝目錄)：修改 Autoexec.bat，加入path=C:\C51\BinSet C51LIB=C:\C51\LIBSet C51INC=C:\C51\INC然后運行Autoexec.bat2. C51 for Windows 的安裝及注意事項：在 Windows 下運行軟件包中WIN\Setup.exe，最好選擇安裝目錄與C51 for Dos相同，這樣設(shè)置最簡單(設(shè)安裝于C:\C51 目錄下)。然后將軟件包中crack 目錄中的文件拷入C:\C51\Bin 目錄下。第四節(jié) Keil C51 工具包各部分功能及使用簡介1. C51 與A51(1) C51C51 是C 語言編譯器，其使用方法為：C51 sourcefile[編譯控制指令]或者 C51 @ commandfile其中 sourcefile 為C 源文件(.C)。大量的編譯控制指令完成C51 編譯器的全部功能。包控C51 輸出文件C.LST，.OBJ，.I 和.SRC 文件的控制。源文件(.C)的控制等，詳見第五部分的具體介紹。而 Commandfile 為一個連接控制文件其內(nèi)容包括：.C 源文件及各編譯控制指令，它沒有固定的名字，開發(fā)人員可根據(jù)自己的習(xí)慣指定，它適于用控制指令較多的場合。(2) A51A51 是匯編語言編譯器，使用方法為：9A51 sourcefile[編譯控制指令]或 A51 @ commandfile其中sourcefile 為匯編源文件(.asm或.a51)，而編譯控制指令的使用與其它匯編如ASM語言類似，可參考其他匯編語言材料。Commandfile 同C51 中的Commandfile 類似，它使A51 使用和修改方便。2. L51 和BL51(1) L51L51 是Keil C51 軟件包提供的連接/定位器，其功能是將編譯生成的OBJ 文件與庫文件連接定位生成絕對目標文件(.ABS)，其使用方法為：L51 目標文件列表[庫文件列表] [to outputfile] [連接控制指令]或 L51 @Commandfile源程序的多個模塊分別經(jīng) C51 與A51 編譯后生成多個OBJ 文件，連接時，這些文件全列于目標文件列表中，作為輸入文件，如果還需與庫文件(.LiB)相連接，則庫文件也必須列在其后。outputfile 為輸文件名，缺少時為第一模塊名，后綴為.ABS。連接控制指令提供了連接定位時的所有控制功能。Commandfile 為連接控制文件，其具體內(nèi)容是包括了目標文件列表，庫文件列表及輸出文件、連接控制命令，以取代第一種繁瑣的格式，由于目標模塊庫文件大多不止1 個，因而第2 種方法較多見，這個文件名字也可由使用者隨意指定。(2) Bl51BL51 也是C51 軟件包的連接/定位器，其具有L51 的所有功能，此外它還具有以下3 點特別之處：a. 可以連接定位大于64kBytes 的程序。b. 具有代碼域及域切換功能(CodeBanking & Bank Switching)c. 可用于RTX51 操作系統(tǒng)RTX51 是一個實時多任務(wù)操作系統(tǒng)，它改變了傳統(tǒng)的編程模式，甚至不必用main( )函數(shù)，單片機系統(tǒng)軟件向RTOS 發(fā)展是一種趨勢，這種趨勢對于186 和38610及68K 系列CPU 更為明顯和必須，對8051 因CPU 較為簡單，程序結(jié)構(gòu)等都不太復(fù)雜，RTX51 作用顯得不太突出，其專業(yè)版軟件PK51 軟件包甚至不包括RTX51Full，而只有一個RTX51TINY 版本的RTOS。RTX51 TINY 適用于無外部RAM 的單片機系統(tǒng)，因而可用面很窄，在本文中不作介紹。Bank switching 技術(shù)因使用很少也不作介紹。3. DScope51，Tscope51 及Monitor51(1) dScope51dScope51 是一個源級調(diào)試器和模擬器，它可以調(diào)試由C51 編譯器、A51 匯編器、PL/M-51 編譯器及ASM－51 匯編器產(chǎn)生的程序。它不需目標板（for windows 也可通過mon51 接目標板），只能進行軟件模擬，但其功能強大，可模擬CPU 及其外圍器件，如內(nèi)部串口，外部I/O 及定時器等，能對嵌入式軟件功能進行有效測試。
上傳時間： 2013-11-01
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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電子發(fā)燒友網(wǎng)：本資料是關(guān)于單片機及接口技術(shù)這門課程的期末考試試卷及答案的詳解。 8.當(dāng)需要從MCS-51單片機程序存儲器取數(shù)據(jù)時，采用的指令為( )。 a)MOV A, @R1 b)MOVC A, @A + DPTR c)MOVX A, @ R0 d)MOVX A, @ DPTR 二、填空題(每空1分，共30分) 1.一個完整的微機系統(tǒng)由 和 兩大部分組成。 2.8051 的引腳RST是____(IN腳還是OUT腳)，當(dāng)其端出現(xiàn)____電平時,8051進入復(fù)位狀態(tài)。8051一直維持這個值，直到RST腳收到____電平，8051才脫離復(fù)位狀態(tài)，進入程序運行狀態(tài)，從ROM H單元開始取指令并翻譯和執(zhí)行。 3.半導(dǎo)體存儲器分成兩大類 和 ，其中 具有易失性，常用于存儲 。
上傳時間： 2015-01-03
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使用威爾配對,本文提出了一種基于身份的環(huán)簽密方案,給出了具體的算法.該方案能夠使消息的 發(fā)送者以一種完全匿名的方式發(fā)送消息,并且同時實現(xiàn)保密性和認證性兩種功能.我們證明了在決策雙線性Diffie- Hellman問題難解的假設(shè)下,新提出的方案對自適應(yīng)選擇密文攻擊是安全的.與傳統(tǒng)的先簽名后加密的方案 相比,本方案中密文長度有了明顯的降低,在低帶寬的要求下更加可行.
上傳時間： 2014-08-22
上傳用戶：愛死愛死
該數(shù)據(jù)包系在原有數(shù)據(jù)包的基礎(chǔ)上收集整理的近 500 多種特洛伊木馬、后門程序、網(wǎng)絡(luò)蠕蟲。在能攔截近 500 多種特洛伊木馬、后門程序、網(wǎng)絡(luò)蠕蟲的同時還能保持用戶原有設(shè)置的連貫性。因此，敬請放心使用。 到目前為止該數(shù)據(jù)包已經(jīng)能攔截的特洛伊木馬、后門程序、網(wǎng)絡(luò)蠕蟲總數(shù)已經(jīng)接近 500 種,包括世界最流行的SubSeven系列、BO系列、The Thing系列；國產(chǎn)的“廣外女生”、“網(wǎng)絡(luò)神偷”、“冰河”、“東方魔眼”；還有最近流行的“SCO炸彈”、“惡鷹”、“沖擊波”、“蠕蟲王”、“小郵差”、“灰鴿子”。這些規(guī)則極大增強用戶的網(wǎng)絡(luò)安全。 使用方法：解壓后將IpRule.DAT復(fù)制到SkyNet\Rules下，覆蓋原有的IpRule.DAT，打開防火墻將安全級別設(shè)置為“自定義”。OK
標簽： 500 數(shù)據(jù)包 木馬 程序
上傳時間： 2013-11-30
上傳用戶：498732662
現(xiàn)有的PID參數(shù)優(yōu)化方法往往難以同時兼顧系統(tǒng)對快速性、穩(wěn)定性與魯棒性的要求，本文針對這一缺陷，提出了一種多目標PID優(yōu)化設(shè)計方法——在滿足系統(tǒng)的魯棒性的前提下，以超調(diào)量、上升時間和調(diào)整時間最小作為多目標優(yōu)化的子目標，并將NSGA-Ⅱ與PGA相結(jié)合對其求解。該算法求得的Pareto最優(yōu)解分布均勻，收斂性和魯棒性好，決策者可根據(jù)實際系統(tǒng)的要求在Pareto解集中選擇最終的滿意解，這為快速性、穩(wěn)定性與魯棒性的權(quán)衡分析提供了有效的工具。仿真結(jié)果表明本文設(shè)計方法的有效性和優(yōu)越性。
標簽： PID 參數(shù)優(yōu)化 穩(wěn)定性
上傳時間： 2013-12-23
上傳用戶：wys0120
產(chǎn)生頻率選擇性衰落的雷利通道，參數(shù)由天線結(jié)構(gòu)、OFDM系統(tǒng)的結(jié)構(gòu)與功率延時結(jié)構(gòu)來決定。
標簽：
上傳時間： 2014-12-20
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