用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接
標(biāo)簽： CPLD 9054 DSP PLX
上傳時(shí)間： 2013-08-22
上傳用戶：cherrytree6
用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線
標(biāo)簽： FPGA 大型 計(jì)時(shí)
上傳時(shí)間： 2013-08-23
上傳用戶：q986086481
arm9_fpga2_verilog是一個(gè)可以綜合的用verilog寫的arm9的ip軟核，對學(xué)習(xí)arm和FPGA開發(fā)有幫助。
標(biāo)簽： verilog fpga arm9 arm
上傳用戶：xlcky
用VHDl設(shè)計(jì)UART的文章，使用QuartusII平臺
標(biāo)簽： VHDl UART
上傳時(shí)間： 2013-08-24
上傳用戶：sc965382896
單片機(jī)用總線方式與CPLD系統(tǒng)進(jìn)行通信。
標(biāo)簽： CPLD 單片機(jī) 總線 方式
上傳時(shí)間： 2013-08-25
上傳用戶：風(fēng)行天下
我做畢業(yè)設(shè)計(jì)用的單片機(jī)仿真教程，希望對各位有用
標(biāo)簽： 畢業(yè)設(shè)計(jì) 單片機(jī) 仿真教程
上傳時(shí)間： 2013-08-26
上傳用戶：libinxny
用WINCE進(jìn)行嵌入式開發(fā)的源代碼開發(fā)板S3C2410
標(biāo)簽： S3C2410 WINCE 嵌入式開發(fā) 源代碼
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本人認(rèn)為是一本很適合FPGA初學(xué)者參考用的好書
標(biāo)簽： FPGA 初學(xué)者
上傳時(shí)間： 2013-08-27
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用FPGA實(shí)現(xiàn)任意波形發(fā)生器的源代碼，另外還包括FPGA實(shí)現(xiàn)UART，從而與MCU實(shí)現(xiàn)串行通信。
標(biāo)簽： FPGA 任意波形發(fā)生器 源代碼
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描述了用CoolRunner CPLD實(shí)現(xiàn)mp3 player的一種方法，值得學(xué)習(xí)
標(biāo)簽： CoolRunner player CPLD mp3
上傳時(shí)間： 2013-08-28
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