隨著電子技術(shù)和信息技術(shù)的發(fā)展，可編程邏輯器件的應(yīng)用領(lǐng)域越來越寬。可編程SoC設(shè)計(jì)已成為SoC設(shè)計(jì)的新方法。論文介紹了可編程邏輯器件的設(shè)計(jì)方法和開發(fā)技術(shù)，并用硬件描述語言和FPGA／CPLD設(shè)計(jì)技術(shù)，探索和研究了基于FPGA的RISCMCU的設(shè)計(jì)與實(shí)現(xiàn)過程。 論文參照Mircochip公司的PICl6C5X單片機(jī)的體系結(jié)構(gòu)，設(shè)計(jì)了8位RISCMCU。該嵌入式MCU設(shè)計(jì)采用了自頂向下的設(shè)計(jì)方法和模塊化設(shè)計(jì)思想。MCU總體結(jié)構(gòu)設(shè)計(jì)劃分控制模塊、ALU模塊、存儲(chǔ)模塊三大模塊。然后，對(duì)各模塊的具體技術(shù)實(shí)現(xiàn)細(xì)節(jié)分別進(jìn)行了闡述。論文中設(shè)計(jì)的MCU能實(shí)現(xiàn)PICl6C5X單片機(jī)33條指令中除OPTION、CLRWDT、SLEEP和TRIS四條指令以外的其余29條指令的功能，但應(yīng)用是基于FPGA的，能與其他外設(shè)IP方便的結(jié)合在一起使用，比ASIC的PICl6C57X的應(yīng)用更具靈活性。 軟件仿真和硬件驗(yàn)證表明：所設(shè)計(jì)的嵌入式MCU在各方面均達(dá)到了一定的性能指標(biāo)，在Altera公司ACEX1K系列的EPlK30TCl44-3器件上的工作頻率達(dá)21.88MHz。這些為自主設(shè)計(jì)R／SCMCU的IP核提供了值得借鑒的探索成果和設(shè)計(jì)思路，在通用控制領(lǐng)域也有一定的實(shí)用價(jià)值。 此外，論文中還介紹了三相SPWM控制模塊的設(shè)計(jì)，該模塊具有死區(qū)時(shí)間和載波比任意可調(diào)的特點(diǎn)，可以單獨(dú)應(yīng)用，也可以作為MCU的外設(shè)子模塊應(yīng)用。
標(biāo)簽： FPGA MCU 嵌入式 應(yīng)用研究
上傳時(shí)間： 2013-07-16
上傳用戶：熊少鋒
信息技術(shù)的不斷發(fā)展,對(duì)信息的安全提出了更高的要求.在應(yīng)用公鑰密碼體制的時(shí)候,對(duì)密鑰長(zhǎng)度要求越來越大,處理的速度要求越來越快.而基于橢圓曲線離散對(duì)數(shù)問題的橢圓曲線密碼體制,因其每比特最大的安全性,受到了越來越廣泛的注意.橢圓曲線密碼體制(ECC:Elliptic Curve Cryptosystem)的快速實(shí)現(xiàn)也成為一個(gè)關(guān)注的方面.該文按照確定有限域、選取曲線參數(shù)、劃分結(jié)構(gòu)模塊、優(yōu)化模塊算法、實(shí)現(xiàn)模塊設(shè)計(jì),驗(yàn)證模塊功能的順序進(jìn)行書寫.為了硬件實(shí)現(xiàn)上的方便,設(shè)計(jì)選擇了含有Ⅱ型優(yōu)化正規(guī)基的伽略域GF(2191),并在該域上構(gòu)造了隨機(jī)的橢圓曲線.根據(jù)層次化、結(jié)構(gòu)化的設(shè)計(jì)思路,將橢圓曲線上的標(biāo)量乘法運(yùn)算劃分成兩個(gè)運(yùn)算層次:橢圓曲線上的運(yùn)算和有限域上的運(yùn)算.模塊劃分之后,利用自底向上的設(shè)計(jì)思路,主要針對(duì)有限域上的乘法運(yùn)算進(jìn)行了重要的改進(jìn),并對(duì)加法群中的標(biāo)量乘運(yùn)算的算法進(jìn)行了分析、證明,以達(dá)到面積優(yōu)化和快速執(zhí)行的效果.具體設(shè)計(jì)中,采用硬件描述語言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平臺(tái)上進(jìn)行電路設(shè)計(jì).完成了各個(gè)模塊的設(shè)計(jì)輸入和仿真.設(shè)計(jì)選用了Altera公司的APEX Ⅱ系列器件,利用第一方軟件Quartus Ⅱ 2.2進(jìn)行綜合、布局、布線和時(shí)序仿真.文中給出了橢圓曲線上的點(diǎn)加、倍點(diǎn)和標(biāo)量乘法模塊的具體設(shè)計(jì)結(jié)構(gòu)框圖.并且根據(jù)橢圓曲線的標(biāo)量乘特點(diǎn),提出了合適的驗(yàn)證方案.該設(shè)計(jì)完成了橢圓曲線上的標(biāo)量乘法運(yùn)算.設(shè)計(jì)主要針對(duì)資源受限的應(yīng)用環(huán)境:改進(jìn)了有限域上的乘法運(yùn)算、使用了沒有預(yù)處理的標(biāo)量乘算法.改進(jìn)后的橢圓曲線標(biāo)量乘法需要2,741,998個(gè)邏輯單元,在100MHz的時(shí)鐘約束下,運(yùn)行一次標(biāo)量乘法運(yùn)算需要567.69us.該次設(shè)計(jì)的結(jié)果可以直接用來構(gòu)造橢圓曲線上的簽名、驗(yàn)證、密鑰交換等算法.
標(biāo)簽： FPGA 橢圓曲線 密碼體制 乘法運(yùn)算
上傳時(shí)間： 2013-05-24
上傳用戶：zhuo0008
本文以某型號(hào)接收機(jī)的應(yīng)用為背景，主要論述了如何實(shí)現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識(shí)產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語言)實(shí)現(xiàn)、仿真測(cè)試等。這些可變的參數(shù)包括：碼型、ACS(加比選)單元的數(shù)目、軟判決比特?cái)?shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。 本文的創(chuàng)新之處在于,針對(duì)FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式，大大節(jié)省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法，大大提高了仿真的速度。 所設(shè)計(jì)的(2，1，7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號(hào)接收機(jī)，經(jīng)受了實(shí)際應(yīng)用的考驗(yàn)產(chǎn)生了巨大的經(jīng)濟(jì)效益。
標(biāo)簽： Viterbi FPGA 參數(shù) 譯碼器
上傳時(shí)間： 2013-04-24
上傳用戶：waizhang
有線通信方式由于具有保密性高、抗干擾能力強(qiáng)在軍事通信中倍受青睞,因此,對(duì)軍用有線通信設(shè)備的研究和設(shè)計(jì)具有十分重要的戰(zhàn)略意義.TBJ-204型野戰(zhàn)20線程控交換機(jī)是一種小型背負(fù)式模擬空分程控用戶交換機(jī),用于裝備全軍各兵種的作戰(zhàn)、演習(xí)和緊急搶險(xiǎn)等行動(dòng).該項(xiàng)目以該交換機(jī)為研究對(duì)象,在詳細(xì)分析原設(shè)備的系統(tǒng)結(jié)構(gòu)和功能實(shí)現(xiàn)方式的基礎(chǔ)上,指出該機(jī)型在使用過程中存在技術(shù)相對(duì)陳舊、分立元件過多、可靠性和保密性不夠、體積大、重量大、維修困難等問題,同時(shí)結(jié)合系統(tǒng)的低功耗需求和優(yōu)化人機(jī)接口設(shè)計(jì),本文提出基于"單片機(jī)+CPLD/FPGA體系結(jié)構(gòu)"的集成化設(shè)計(jì)方案:①在CPLD中實(shí)現(xiàn)信號(hào)音分頻和計(jì)時(shí)頻率生成電路、20路用戶LED狀態(tài)控制電路;②CPLD與單片機(jī)以總線接口方式實(shí)現(xiàn)譯碼、數(shù)據(jù)和控制信號(hào)鎖存功能的VHDL設(shè)計(jì);③基于低功耗設(shè)計(jì)的器件選型方案和單片機(jī)待機(jī)模式設(shè)計(jì);④人機(jī)接口的LCD菜單操作方式.該文詳細(xì)介紹了改型設(shè)備的研制過程,包括CPLD片內(nèi)功能設(shè)計(jì)實(shí)現(xiàn)、主控制板和用戶板各功能模塊工作原理和設(shè)計(jì)實(shí)現(xiàn)、各硬件模塊功能測(cè)試等,最后給出了局內(nèi)呼叫處理功能和話務(wù)員服務(wù)功能的軟件實(shí)現(xiàn)流程.文章結(jié)尾介紹了改型設(shè)備的系統(tǒng)性能,它將實(shí)現(xiàn)更高的可靠性、保密性和抗干擾能力,同時(shí)具備低功耗和小型化的優(yōu)點(diǎn).最后,該文總結(jié)了項(xiàng)目設(shè)計(jì)中使用的關(guān)鍵技術(shù),指出了設(shè)計(jì)的創(chuàng)新意義和將來的工作.
標(biāo)簽： CPLDFPGA 單片機(jī) 程控交換機(jī)
上傳時(shí)間： 2013-04-24
上傳用戶：啊颯颯大師的
隨著信息寬帶化和高速化的發(fā)展，以前的低速PCB已完全不能滿足日益增長(zhǎng)信息化發(fā)展的需要，而高速PCB的出現(xiàn)將對(duì)硬件人員提出更高的要求，僅僅依靠自
標(biāo)簽： Cadence ALlegro PCB 信號(hào)完整性
上傳時(shí)間： 2013-05-22
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GPS技術(shù)在導(dǎo)航、定位及精確打擊等方面產(chǎn)生了重要影響，已經(jīng)廣泛地應(yīng)用在各種武器平臺(tái)上。但是，在干擾環(huán)境下也顯現(xiàn)出許多問題。由于其到達(dá)地球表面的信號(hào)極其微弱(-160dBW)，在現(xiàn)在復(fù)雜的電磁環(huán)境中容易受到干擾，尤其是C/A碼信號(hào)更易受到干擾，并且隨著導(dǎo)航戰(zhàn)的發(fā)展對(duì)GPS的抗干擾已成為爭(zhēng)取導(dǎo)航資源的有效措施。因此，研究干擾環(huán)境下的GPS接收機(jī)設(shè)計(jì)具有重要意義。 本文首先簡(jiǎn)要介紹了GPS信號(hào)的結(jié)構(gòu)及構(gòu)成，通過對(duì)GPS信號(hào)特征以及接收機(jī)抗干擾能力的分析，結(jié)合干擾對(duì)接收機(jī)的作用方式及效果，確定GPS最易受的干擾類型為阻塞式干擾，然后針對(duì)這種干擾類型提出了一種有效的抗干擾技術(shù)-----自適應(yīng)調(diào)零天線技術(shù)。接下來，著重研究了GPS接收機(jī)在此抗干擾技術(shù)前提下的若干抗干擾方法，并對(duì)其進(jìn)行了詳細(xì)的分析和討論。 研究過程中，通過對(duì)最佳化準(zhǔn)則和空域自適應(yīng)濾波的理解，首先對(duì)不同天線陣列結(jié)構(gòu)進(jìn)行了性能仿真和比較分析，然后在對(duì)稱圓形天線陣列的基礎(chǔ)上對(duì)空域自適應(yīng)算法進(jìn)行了仿真分析，針對(duì)其自由度有限的問題接著對(duì)空時(shí)濾波方法做了詳細(xì)討論，在7元對(duì)稱圓形陣列的基礎(chǔ)上仿真說明了二者各自的優(yōu)缺點(diǎn)。考慮到實(shí)際的干擾環(huán)境和本課題研究的初期階段，因此選用了適合本課題干擾環(huán)境的空域?yàn)V波方法，并對(duì)其自適應(yīng)算法進(jìn)行了適當(dāng)?shù)母倪M(jìn)，使得其抗干擾性能獲得了一定程度的改善。 最后，詳細(xì)說明了該接收機(jī)抗干擾模塊的FPGA實(shí)現(xiàn)原理。詳細(xì)給出了頂層及各子模塊的設(shè)計(jì)流程與RTL視圖，實(shí)驗(yàn)結(jié)果驗(yàn)證了該算法的有效性。
標(biāo)簽： FPGA GPS 接收機(jī) 天線陣列
上傳時(shí)間： 2013-06-03
上傳用戶：xfbs821
隨著SOC技術(shù)、IP技術(shù)以及集成電路技術(shù)的發(fā)展，RISC軟核處理器的研究與開發(fā)設(shè)計(jì)開始受到了人們的重視。基于FPGA的RISC軟核處理器在各個(gè)行業(yè)開始得到了廣泛的應(yīng)用，特別是在一些基于FPGA的嵌入式系統(tǒng)中有著越來越廣泛的應(yīng)用前景。 該論文在研究了大量國(guó)內(nèi)外技術(shù)文獻(xiàn)的基礎(chǔ)上，總結(jié)了RISC處理器發(fā)展的現(xiàn)狀與水平。認(rèn)真分析了RISC處理器的基本結(jié)構(gòu)，包括總線結(jié)構(gòu)，流水線處理的原理，以及流水線數(shù)據(jù)通路和流水線控制的原理；并詳細(xì)分析了該設(shè)計(jì)采用的指令集——MIPS指令集的內(nèi)在結(jié)構(gòu)。設(shè)計(jì)出了一個(gè)32位RISC軟核處理器，這個(gè)軟核處理器采用五級(jí)流水線結(jié)構(gòu)，能完成加法、減法、邏輯與、邏輯或、左移右移等算術(shù)邏輯操作，以及它們的組合操作。通過軟件仿真和在Altera的FPGA開發(fā)板上進(jìn)行驗(yàn)證，證明了所設(shè)計(jì)的32位RISC處理器能準(zhǔn)確的執(zhí)行所選用的MIPS指令集，運(yùn)行速度能達(dá)到30MHz，功能良好。 通過對(duì)所設(shè)計(jì)對(duì)象特點(diǎn)及其可行性的研究，選用了Altera公司QuartusⅡ軟件作為設(shè)計(jì)與仿真驗(yàn)證的環(huán)境。在設(shè)計(jì)方法上，該課題采用了自頂向下的設(shè)計(jì)方法。在設(shè)計(jì)過程中采用了邊設(shè)計(jì)邊驗(yàn)證這種設(shè)計(jì)與驗(yàn)證相結(jié)合的設(shè)計(jì)流程，大大提高了設(shè)計(jì)的可靠性。該課題在設(shè)計(jì)過程中還提出了兩個(gè)有效的設(shè)計(jì)思路：第一是在32位寄存器的設(shè)計(jì)中利用FPGA的內(nèi)部RAM資源來設(shè)計(jì)，減少了傳輸延時(shí)，提高了運(yùn)行速度，并大大減少了對(duì)FPGA內(nèi)部資源的占用；第二是在系統(tǒng)架構(gòu)上采用了柔性化的設(shè)計(jì)方法，使得設(shè)計(jì)可以根據(jù)實(shí)際的需求適當(dāng)?shù)脑鰷p相應(yīng)的部件，以達(dá)到需求與性能的統(tǒng)一。這兩個(gè)方法都有效地解決了設(shè)計(jì)中出現(xiàn)的問題，提高了處理器的性能。
上傳時(shí)間： 2013-07-21
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波前處理機(jī)是自適應(yīng)光學(xué)系統(tǒng)中實(shí)時(shí)信號(hào)處理和運(yùn)算的核心，隨著自適應(yīng)光學(xué)系統(tǒng)得發(fā)展，波前傳感器的采樣頻率越來越高，這就要求波前處理機(jī)必須有更強(qiáng)的數(shù)據(jù)處理能力以保證系統(tǒng)的實(shí)時(shí)性。在整個(gè)波前處理機(jī)的工作流程中，對(duì)CCD傳來的實(shí)時(shí)圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)處理是第一步，也是十分重要的一步。如果不能保證圖像處理的實(shí)時(shí)性，那么后續(xù)的處理過程都無從談起。因此，研制高性能的圖像處理平臺(tái)，對(duì)波前處理機(jī)性能的提高具有十分重要的意義。 論文介紹了本研究課題的背景以及國(guó)內(nèi)外圖像處理技術(shù)的應(yīng)用和發(fā)展?fàn)顩r，接著介紹了傳統(tǒng)的專用和通用圖像處理系統(tǒng)的結(jié)構(gòu)、特點(diǎn)和模型，并通過分析DSP芯片以及DSP系統(tǒng)的特點(diǎn)，提出了基于DSP和FPGA芯片的實(shí)時(shí)圖像處理系統(tǒng)。該系統(tǒng)不同于傳統(tǒng)基于PC機(jī)模式的圖像處理系統(tǒng)，發(fā)揮了DSP和FPGA兩者的優(yōu)勢(shì)，能更好地提高圖像處理系統(tǒng)實(shí)時(shí)性能，同時(shí)也最大可能地降低成本。 論文根據(jù)圖像處理系統(tǒng)的設(shè)計(jì)目的、應(yīng)用需求確定了器件的選型。介紹了主要的器件，接著從系統(tǒng)架構(gòu)、邏輯結(jié)構(gòu)、硬件各功能模塊組成等方面詳細(xì)介紹了DSP+FPGA圖像處理系統(tǒng)硬件設(shè)計(jì)，并分析了包括各種參數(shù)指標(biāo)選擇、連接方式在內(nèi)的具體設(shè)計(jì)方法以及應(yīng)該注意的問題。 論文在闡述傳輸線理論的基礎(chǔ)上，在制作PCB電路板的過程中，針對(duì)高速電路設(shè)計(jì)中易出現(xiàn)的問題，詳細(xì)分析了高速PCB設(shè)計(jì)中的信號(hào)完整性問題，包括反射、串?dāng)_等，說明了高速PCB的信號(hào)完整性、電源完整性和電磁兼容性問題及其解決方法，進(jìn)行了一定的理論和技術(shù)探討和研究。 論文還介紹了基于FPGA的邏輯設(shè)計(jì)，包括了圖像采集模塊的工作原理、設(shè)計(jì)方案和SDRAM控制器的設(shè)計(jì)，介紹了SDRAM的基本操作和工作時(shí)序，重點(diǎn)闡述系統(tǒng)中可編程器件內(nèi)部模塊化SDRAM控制器的設(shè)計(jì)及仿真結(jié)果。 論文最后描述了硬件系統(tǒng)的測(cè)試及調(diào)試流程，并給出了部分的調(diào)試結(jié)果。 該系統(tǒng)主要優(yōu)點(diǎn)有：實(shí)時(shí)性、高速性。硬件設(shè)計(jì)的執(zhí)行速度，在高速DSP和FPGA中實(shí)現(xiàn)信號(hào)處理算法程序，保證了系統(tǒng)實(shí)時(shí)性的實(shí)現(xiàn)；性價(jià)比高。自行研究設(shè)計(jì)的電路及硬件系統(tǒng)比較好的解決了高速實(shí)時(shí)圖像處理的需求。
標(biāo)簽： DSPFPGA 圖像處理 電路板 硬件設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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本文在深入研究MIL-STD-1553B總線傳輸協(xié)議以及國(guó)外協(xié)議芯片設(shè)計(jì)方法的基礎(chǔ)上，結(jié)合目前較流行的EDA技術(shù)，基于Xilinx公司Virtex-II系列FPGA完成了1553B總線接口協(xié)議設(shè)計(jì)實(shí)現(xiàn)，并自行設(shè)計(jì)實(shí)驗(yàn)板將所做的設(shè)計(jì)進(jìn)行了驗(yàn)證。論文從專用芯片實(shí)現(xiàn)的具體功能出發(fā)，結(jié)合自頂向下的設(shè)計(jì)思想，給出基于FPGA的總線接口協(xié)議設(shè)計(jì)的總體方案，并根據(jù)功能的需求完成了模塊化設(shè)計(jì)。文章重點(diǎn)介紹基于FPGA的總線控制器(BC)、遠(yuǎn)程終端(RT)、總線監(jiān)視器(MT)三種類型終端設(shè)計(jì)，詳細(xì)給出其設(shè)計(jì)邏輯框圖、引腳說明及關(guān)鍵模塊的仿真結(jié)果，最終通過工作方式選擇信號(hào)以及其它控制信號(hào)將三種終端結(jié)合起來以達(dá)到通用接口的功能。本設(shè)計(jì)使用硬件描述語言(VHDL)進(jìn)行描述，在此基礎(chǔ)上使用Xilinx專用開發(fā)工具對(duì)設(shè)計(jì)進(jìn)行綜合、布局布線等，最終下載到FPGA芯片XC2V2000中進(jìn)行實(shí)現(xiàn)。 文章最后通過自行搭建的硬件平臺(tái)對(duì)所做的設(shè)計(jì)進(jìn)行詳細(xì)的測(cè)試驗(yàn)證，選擇ADSP21161作為主處理器，對(duì)。FPGA芯片進(jìn)行初始化配置以及數(shù)據(jù)的輸入輸出控制，同時(shí)利用示波器觀測(cè)FPGA的輸出，完成系統(tǒng)的硬件測(cè)試。測(cè)試結(jié)果表明本文的設(shè)計(jì)方案是合理、可行的。
標(biāo)簽： 1553B 總線接口 技術(shù)研究
上傳時(shí)間： 2013-08-03
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隨著圖像處理技術(shù)和投影技術(shù)的不斷發(fā)展，人們對(duì)高沉浸感的虛擬現(xiàn)實(shí)場(chǎng)景提出了更高的要求，這種虛擬顯示的場(chǎng)景往往由多通道的投影儀器同時(shí)在屏幕上投影出多幅高清晰的圖像，再把這些單獨(dú)的圖像拼接在一起組成一幅大場(chǎng)景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設(shè)計(jì)為柱面屏幕，甚至是球面屏幕。當(dāng)圖像投影在柱面屏幕的時(shí)候就會(huì)發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術(shù)。 一個(gè)大場(chǎng)景可視化系統(tǒng)由投影機(jī)、投影屏幕、圖像融合機(jī)等主要模塊組成。在虛擬現(xiàn)實(shí)應(yīng)用系統(tǒng)中，要實(shí)現(xiàn)高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運(yùn)用幾何數(shù)字變形及邊緣融合等圖像處理技術(shù)，實(shí)現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關(guān)鍵設(shè)備在于圖像融合機(jī)，它實(shí)時(shí)采集圖形服務(wù)器，或者PC的圖像信號(hào)，通過圖像處理模塊對(duì)圖像信息進(jìn)行幾何校正和邊緣融合，在處理完成后再送到顯示設(shè)備。 本課題提出了一種基于FPGA技術(shù)的圖像處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運(yùn)算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設(shè)計(jì)的核心部分在于系統(tǒng)的控制以及數(shù)字信號(hào)的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內(nèi)部設(shè)計(jì)了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統(tǒng)中設(shè)計(jì)了一個(gè)ARM處理器模塊，用于上電時(shí)對(duì)系統(tǒng)在圖像變化處理時(shí)所需參數(shù)進(jìn)行傳遞，并能實(shí)時(shí)從上位機(jī)更新參數(shù)。該設(shè)計(jì)在提高了系統(tǒng)性能的同時(shí)也便于系統(tǒng)擴(kuò)展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設(shè)計(jì)方案及模塊劃分，然后圍繞FPGA的設(shè)計(jì)介紹了SDRAM控制器的設(shè)計(jì)方法，最后介紹了ARM處理器的接口及外圍電路的設(shè)計(jì)。
上傳時(shí)間： 2013-04-24
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