隔離升壓DC-DC變換器在電動汽車、儲能系統(tǒng)、可再生能源發(fā)電以及超導儲能系統(tǒng)等領(lǐng)域有廣闊的應用前景。本文以隔離升壓全橋變換器(Isolated Boost Full Bridge Converter,簡稱IBFBC)為研究對象，針對隔離升壓型變換器的拓撲結(jié)構(gòu)、起動問題、隔離變壓器漏感問題、軟開關(guān)問題和輸入電感磁復位問題等進行了系統(tǒng)深入的研究，解決了這一類拓撲所共有技術(shù)問題。 提出了隔離升壓DC-DC變換器拓撲族，分析比較了各種拓撲的特點，確定了以IBFBC為研究對象。對IBFBC進行了詳細的穩(wěn)態(tài)分析和小信號建模分析，為其分析、設(shè)計和搭建實驗平臺提供了電路理論基礎(chǔ)。 理論上分析了IBFBC起動時存在電流沖擊的原因。提出了二種數(shù)字化軟起動方案，該方案對主電路進行了改造，利用DSP能靈活產(chǎn)生PWM波的特點采用了新的控制策略，成功實現(xiàn)了該系統(tǒng)的軟起動。 理論上分析了IBFBC隔離變壓器漏感引起功率開關(guān)管關(guān)斷電壓尖峰的原因，采用了有源箝位的方法，有效的解決電壓尖峰問題。提出了帶有源箝位IBFBC的九種PWM控制策略，提出了一種控制型軟PWM方法，在不增加主電路元器件的基礎(chǔ)上，通過控制PWM的發(fā)生方法，實現(xiàn)了有源箝位功率開關(guān)管和橋臂功率開關(guān)管的零電壓開通。 從理論上分析了IBFBC輸入電感磁復位問題。在正常停機時提出了一種數(shù)字化軟停止的方法，控制變換器由Boost工作狀態(tài)逐漸過渡到Buck工作狀態(tài)，讓輸入電感存儲的能量逐漸釋放掉，最后停止工作。對于故障保護停機，采用了繞組磁復位的方法，把輸入電感設(shè)計成反激式變換器形式，突然停機時，電感中存儲的能量通過反激式繞組釋放到輸出端，這樣保護了變換器不會損壞。 給出了主電路關(guān)鍵器件參數(shù)的設(shè)計方法，設(shè)計了以DSP-TMS320F2407為核心的數(shù)字控制單元，編寫了DSP控制程序和CPLD邏輯處理程序。研制了一臺輸出功率5KW，輸入電壓直流24V，輸出電壓直流300V的IBFBC,通過全面的性能實驗驗證了理論分析和仿真結(jié)果。 本文立足于IBFBC的關(guān)鍵技術(shù)要求，并充分考慮工程應用中的實際因素，進行了理論分析和實驗研究，為實際系統(tǒng)方案設(shè)計提供理論依據(jù)，并已經(jīng)在實際應用中得到驗證。
上傳時間： 2013-04-24
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雙向DC/DC變換器（Bi-directionalDC/DCconverters）是能夠根據(jù)需要調(diào)節(jié)能量雙向傳輸?shù)闹绷?直流變換器。隨著科技的發(fā)展，雙向DC/DC變換器的應用需求越來越多，正逐步應用到無軌電車、地鐵、列車、電動車等直流電機驅(qū)動系統(tǒng)，直流不間斷電源系統(tǒng)，航天電源等場合。一方面，雙向DC/DC變換器為這些系統(tǒng)提供能量，另一方面，又使可回收能量反向給供電端充電，從而節(jié)約能量。 大多數(shù)雙向DC/DC變換器采用復雜的輔助網(wǎng)絡(luò)來實現(xiàn)軟開關(guān)技術(shù)，本文所研究的Buck/Boost雙向的DC/DC變換器從拓撲上解決器件軟開關(guān)的問題；由于Buck/Boost雙向DC/DC變換器的電流紋波較大，這會帶來嚴重的電磁干擾，本文結(jié)合Buck/Boost雙向DC/DC變換器拓撲與磁耦合技術(shù)使電感電流紋波減小；由于在同一頻率下不同負載時電流紋波不同，本文在控制時根據(jù)負載改變PWM頻率，從而使輕載時的電流紋波均較小。 本文所研究的雙向DC/DC變換器采用DSP處理器進行控制，其原因在于：目前沒有專門用于控制該Buck/Boost雙向DC/DC變換器的控制芯片，而DSP具有多路的高分辨率PWM，通過對DSP寄存器的配置可以實現(xiàn)Buck/Boost雙向DC/DC變換器的控制PWM；DSP具有多路高速的A/D轉(zhuǎn)換接口，并可以通過配合PWM完成對反饋采樣，具備一定的濾波功能。 本文所研究的數(shù)字雙向DC/DC變換器實現(xiàn)了在Buck模式下功率MOSFET的零電壓開通及零電壓關(guān)斷，電感電流的交迭使其電感輸出端電流紋波明顯變小，輕載時PWM頻率的提升也使得電流紋波變小。
上傳時間： 2013-06-08
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可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉(zhuǎn)換，對外圍芯片的驅(qū)動，完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設(shè)計方法，依據(jù)可配置端口電路能實現(xiàn)的功能和工作原理，運用Cadence的設(shè)計軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內(nèi)容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設(shè)計的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計的要求。 2.基于TAP Controller的工作原理及它對16種狀態(tài)機轉(zhuǎn)換的控制，對16種狀態(tài)機的轉(zhuǎn)換完成了行為級描述和實現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發(fā)器級聯(lián)的構(gòu)架這一特點，設(shè)計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設(shè)計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數(shù)據(jù)實現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實現(xiàn)以上的功能，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設(shè)計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點電壓，將端口電路設(shè)計成3.3V和5V兼容的電路，通過仿真性能上已完全達到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動大負載的功能。通過對管子尺寸的大小設(shè)置和驅(qū)動大小的仿真表明：在實現(xiàn)TTL高電平輸出時，最大的驅(qū)動電流達到170mA，而對應的xilinx4006e的TTL高電平最大驅(qū)動電流為140mA[8]；同樣，在實現(xiàn)CMOS高電平最大驅(qū)動電流達到200mA,而xilinx4006e的CMOS驅(qū)動電流達到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設(shè)計的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動能力更加強大。
上傳時間： 2013-07-20
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本文以研究嵌入式微處理器為主，自主地設(shè)計了能夠運行MCS-51系列單片機指令的MCU系統(tǒng)。系統(tǒng)采用了VHDL 語言與原理框圖的綜合設(shè)計方法，并且在Altera公司的FPGA上通過驗證。論文深入地研究了微處理器的指令系統(tǒng)和數(shù)據(jù)地址通路，采用VHDL 語言完成了取指單元，指令譯碼器單元，存儲器單元和邏輯運算單元的電路模塊的設(shè)計與實現(xiàn)；研究了控制單元的實現(xiàn)方法和基于全局狀態(tài)機的設(shè)計理論，采用硬件描述語言完成了對各個控制線的相關(guān)設(shè)計與實現(xiàn)。論文通過原理示意圖和示例代碼的演示，著重介紹了指令譯碼器的實現(xiàn)方式，基于此種方式形成的譯碼電路還能夠?qū)崿F(xiàn)更為復雜的CISC指令。 本系統(tǒng)采用分模塊的設(shè)計方式，把具有相同功能的邏輯電路集中到一個框圖里，使得系統(tǒng)的可移植性大大地提高。系統(tǒng)還采用層次框圖的設(shè)計方式，把明顯地具有主從關(guān)系的電路放在不同的層次里，這也使得系統(tǒng)模塊功能的可擴展性大大地增強。內(nèi)部邏輯共分為數(shù)據(jù)存儲器模塊；程序存儲器模塊；時序控制模塊；特殊功能寄存器模塊和Core核心模塊這五個部分，文中對各個模塊的設(shè)計作了詳細的介紹。本文在最后對已實現(xiàn)的部分典型指令進行了邏輯仿真測試，測試結(jié)果表明，本文所設(shè)計的MCU系統(tǒng)能夠如預期地執(zhí)行相應的指令。在指令執(zhí)行的過程中，相應寄存器和總線上的值也均符合設(shè)計要求，實現(xiàn)了設(shè)計目標。
上傳時間： 2013-05-20
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USB(UniversalSerialBus，通用串行總線)是當今消費電子產(chǎn)品和儀器設(shè)備中應用最廣的接口協(xié)議之一，然而目前國內(nèi)的USB芯片只有極少數(shù)幾款，產(chǎn)品研究善處于起步階段，絕大部分產(chǎn)品主要由國外的IC設(shè)計芯片廠商如Cypress、NEC等一些國際著名公司提供。因而，如果能夠自主開發(fā)設(shè)計USB芯片以替代國外同類產(chǎn)品，將會有很好的市場前景和利潤空間。 本論文課題是針對基于FPGA(FieldProgrammableGateArray，現(xiàn)場可編程門陣列器件)的數(shù)字電子產(chǎn)品應用設(shè)計一種實際可復用的USB接口引擎軟核。該軟核主要是用于處理USB標準協(xié)議包的通信處理，通過外接MCU(MultipointControlUnit，微控制器)就可以實現(xiàn)完整的USB接口通訊功能。它的功能相當于一些USB引擎的專用芯片如：Philips的PDIUSBD12等，其優(yōu)點是結(jié)構(gòu)簡單、靈活性高、復用設(shè)計方便。 功能仿真和綜合測試結(jié)果顯示本論文所設(shè)計的接口引擎軟核符合設(shè)計要求，并且軟核的性能和市場上同類產(chǎn)品基本一致。本論文的創(chuàng)新之處在于：1、從可配置性角度出發(fā)設(shè)計了低速、全速、高速三種可選模式；2、支持最多31個可配置端點；3、采用了可綜合、可移植的RTL(RegisterTransferLevel，寄存器傳輸級)代碼設(shè)計規(guī)則，同時也開發(fā)了可綜合的驗證測試代碼；4、完全由硬件實現(xiàn)USB通信功能。
上傳時間： 2013-07-18
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運動控制技術(shù)是機電一體化的核心部分，提高運動控制技術(shù)水平對于提高我國的機電一體化技術(shù)具有至關(guān)重要的作用。運動控制技術(shù)的發(fā)展是制造自動化前進的旋律，是推動新的產(chǎn)業(yè)革命的關(guān)鍵技術(shù)。對于數(shù)控系統(tǒng)來說，最重要的是控制各個電機軸的運動，這是運動控制器接收并依照數(shù)控裝置的指令來控制各個電機軸運動從而實現(xiàn)數(shù)控加工的，數(shù)據(jù)加工中的定位控制精度、速度調(diào)節(jié)的性能等重要指標都與運動控制器直接相關(guān)。目前對數(shù)控系統(tǒng)的研究都集中在插入PC的NC控制器的研究上，而其核心部分就是對步進、伺服電機進行控制的運動控制卡的研究。對PC-NC來說，運動控制卡的性能很大程度上決定了整個數(shù)控系統(tǒng)的性能，而微電子和數(shù)字信號處理技術(shù)的發(fā)展及其應用，使運動控制卡的性能得到了不斷改進，集成度和可靠性大大提高。 本課題通過對運動控制技術(shù)的深入研究，并針對國內(nèi)運動控制技術(shù)的研究起步較晚的現(xiàn)狀，結(jié)合當前運動控制領(lǐng)域的具體需要，緊跟當前運動控制技術(shù)研究的發(fā)展趨勢，吸收了數(shù)控技術(shù)和相關(guān)運動控制技術(shù)的最新成果，提出了基于PCI和FPGA的方案，研制了一款比較新穎的、功能強大的、具有很大柔性的四軸多功能運動控制卡。 本課題的具體研究主要有以下幾方面： 首先，通過對運動控制卡及運動控制系統(tǒng)等行業(yè)現(xiàn)狀的全面調(diào)研，和對運動控制技術(shù)的深入學習，在比較了幾種常用的運動控制方案的基礎(chǔ)上，提出了基于FPGA的運動控制設(shè)計方案，并規(guī)劃了板卡的總體設(shè)計。 其次，根據(jù)總體設(shè)計，規(guī)劃了板卡的結(jié)構(gòu)，詳細劃分并實現(xiàn)了FPGA各部分的功能；利用光電隔離原理設(shè)計了數(shù)字輸入/輸出電路。 再次，利用FPGA的資源實現(xiàn)了PCI從設(shè)備接口，達到跟控制卡通信的目的，針對運動控制中的一些具體問題，如運動平穩(wěn)性、實時控制以及多軸聯(lián)動等，在FPGA上設(shè)計了四軸運動控制電路，定義了各個寄存器的具體功能，設(shè)計了功能齊全的加／減速控制電路、變頻分配電路、倍頻分頻電路和三個功能各異的計數(shù)器電路等，自動降速點運動、A／B相編碼器倍頻計數(shù)電路等特殊功能。最后，進行了本運動控制卡的測試，從測試和應用結(jié)果來看，該卡達到預期的要求。
上傳時間： 2013-07-27
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可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復雜可編程邏輯器件)越來越多的應用于數(shù)字信號處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比，基于FPGA和CPLD實現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實時性和可嵌入性，能夠方便地實現(xiàn)系統(tǒng)的集成與功能擴展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運算速度。同時，流水線寄存器能夠寄存蝶形運算中的公共項，這樣在設(shè)計蝶形處理器時只用到了一個乘法器和兩個加法器，降低了硬件電路的復雜度。 為了進一步提高FFT的運算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計了一個并行乘法器。在實現(xiàn)該乘法器時，本文采用改進的布斯算法，用以減少部分積的個數(shù)。同時，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點復數(shù)FFT為例進行設(shè)計與邏輯綜合。通過設(shè)計相應的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對設(shè)計結(jié)果提出了進一步的改進方案，在乘法器內(nèi)加入一級流水線寄存器，使FFT的速度能夠提高到當前速度的兩倍，這在實時性要求較高的場合具有極高的實用價值。
上傳時間： 2013-07-18
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相對于JPEG中二維離散余弦變換(2DDCT)來說，在JPEG2000標準中，二維離散小波變換(2DDWT)是其圖像壓縮系統(tǒng)的核心變換。在很多需要進行實時處理圖像的系統(tǒng)中，如數(shù)碼相機、遙感遙測、衛(wèi)星通信、多媒體通信、便攜式攝像機、移動通信等系統(tǒng)，需要用芯片實現(xiàn)圖像的編解碼壓縮過程。雖然有許多研究工作者對圖像處理的小波變換進行了研究，但大都只偏重算法研究，對算法硬件實現(xiàn)時的復雜性考慮較少，對圖像處理的小波變換硬件實現(xiàn)的研究也較少。 本文針對圖像處理的小波變換算法及其硬件實現(xiàn)進行了研究。對文獻[13]提出的“內(nèi)嵌延拓提升小波變換”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法進行仔細分析，提出一種基于提升方式的5/3小波變換適合硬件實現(xiàn)的算法，在MATLAB中仿真驗證了該算法，證明其是正確的。并設(shè)計了該算法的硬件結(jié)構(gòu)，在MATLAT的Simulink中進行仿真，對該結(jié)構(gòu)進行VHDL語言的寄存器傳輸級(RTL)描述與仿真，成功綜合到Altera公司的FPGA器件中進行驗證通過。本算法與傳統(tǒng)的小波變換的邊界處理方法比較：由于將其邊界延拓過程內(nèi)嵌于小波變換模塊中，使該硬件結(jié)構(gòu)無需額外的邊界延拓過程，減少小波變換過程中對內(nèi)存的讀寫量，從而達到減少內(nèi)存使用量，降低功耗，提高硬件利用率和運算速度的特點。本算法與文獻[13]提出的算法相比較：無需增加額外的硬件計算模塊，又具有在硬件實現(xiàn)時不改變原來的提升小波算法的規(guī)則性結(jié)構(gòu)的特點。這種小波變換硬件芯片的實現(xiàn)不僅適用于JPEG2000的5/3無損小波變換，當然也可用于其它各種實時圖像壓縮處理硬件系統(tǒng)。
上傳時間： 2013-06-13
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介紹單電源、低功耗、高精度 A/D轉(zhuǎn)換器 AD7714的特點、內(nèi)部寄存器結(jié)構(gòu)和外部接口；詳細闡述 AD7714與單片機 AT89C51的接口技術(shù)。
上傳時間： 2013-06-30
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在嵌入式系統(tǒng)的開發(fā)過程中，仿真器是一個必不可少的開發(fā)工具。特別是對于初級嵌入式系統(tǒng)開發(fā)工程師，借助一個功能強大的仿真器進行開發(fā)工作，可以達到事半功倍的效果。一個嵌入式仿真、調(diào)試系統(tǒng)支持單步執(zhí)行、設(shè)置斷點、觀察變量內(nèi)容及寄存器內(nèi)容等功能。開發(fā)人員可以通過各類調(diào)試功能觀察變量和寄存器的變化，從而可以很清楚的了解整個程序運行的狀況，及時的調(diào)整和修改程序，并不需要反復的向芯片燒寫程序，就可以完成對于程序的調(diào)試工作。 @@ 本文在分析了目前市場上常用仿真器的設(shè)計原理的基礎(chǔ)上，提出了以三星公司的S3C44BO ARM7處理器為主CPU，通過以太網(wǎng)接口進行數(shù)據(jù)傳輸?shù)腁RMJTAT仿真器的設(shè)計方案。利用這種仿真器進行程序調(diào)試，不僅可以大幅度的提高下載速度，還可以實現(xiàn)仿真器資源的共享，而且調(diào)試時程序是在目標板上運行，仿真更接近于目標硬件。 @@ 文中首先對于傳統(tǒng)仿真器的設(shè)計原理、作用、存在的問題進行了研究，然后提出了基于S3C44BO的以太網(wǎng)接口的ARM-JTAG仿真器的設(shè)計。該仿真器的設(shè)計主要分為以下幾步：第一，提出總體設(shè)計方案，包括硬件的設(shè)計及軟件的設(shè)計。第二，詳細介紹該仿真器的硬件結(jié)構(gòu)設(shè)計和程序開發(fā)過程，其中特別對以太網(wǎng)接口的設(shè)計進行了研究。第三，總結(jié)了該仿真器的功能、特點。 @@關(guān)鍵詞：仿真器；S3C44BO；以太網(wǎng)接口；JTAG；LwIP
標簽： ARMJTAG 以太網(wǎng)接口 仿真器
上傳時間： 2013-06-16
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