根據機械電子工程類專業測控實驗教學平臺數據采集的需要，在綜合考慮成本和性能基礎上，提出以為主處理芯片的數據采集卡設計方案。 該方案的主要特點是，使用基于ARM7TDMI內核的，工作主頻最高可達44MHz；內置高性能的ADC和DAC模塊，采樣速度最高可達1MSPS，采樣精度為12位；模擬信號輸入通道最多可達16路，模擬信號輸出通道最高可達4路；具有豐富的外設資源可以使用，GPIO口數目最高可達40個。 在設計中采用了模塊化思想，將系統分為四個功能模塊：主模塊的功能是控制ADC進行信號采集和DAC進行模擬信號輸出；模擬信號模塊的作用是對傳感器輸入信號和DAC輸出波形進行簡單的調理；數字信號模塊引出32路數字I/O口，可用于需要采集數字量的場合；JTAG模塊可進行程序的調試和下載，對于數據采集卡的二次開發有很大的作用。 在本數據采集卡上，嘗試進行了μC/OSⅡ操作系統的移植，成功實現了四個任務的管理。在實際應用中，工作數小時仍可保持正常的運行。 為檢驗數據采集卡的串口通訊能力，利用LabVIEW程序讀取下位機串口發送的已采集到的數據，進行波形圖繪制。 為檢驗本數據采集卡的ADC和DAC精度，設計實驗利用DAC輸出波形，并利用ADC將采集到的波形通過LabVIEW顯示，測量結果顯示兩者電壓值誤差均在可允許的3LSB（Least Significant Bit）范圍內，表明本數據采集卡已基本實現預期設計指標。
上傳時間： 2013-04-24
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GPS以全天候、高精度、自動化、高效益等顯著特點，贏得廣大測繪工作者的信賴，而一體化GPS接收機更是具有全內置、防水、耐寒以及操作方便、適用范圍廣等優點，己經廣泛應用于控制測量和大地測量中。隨著全球定位系統的不斷改進，硬、軟件的不斷完善，應用領域正在不斷地開拓，目前已遍及國民經濟各種部門，并開始逐步深入人們的日常生活。 本文介紹了GPS系統的特點、工作原理、課題背景、國內外相關產品的現狀以及發展趨勢，闡述了GPS接收機的設計原理。文章認為，GPS接收機中的微處理器的性能直接影響整機的性能，相比較其它微處理器，ARM微處理器具有一些獨特的優勢。文章了ARM系列微處理器尤其是ARM7微處理器的性能特點，并給出了利用ARM7微處理器LPC2138芯片和xc3s1000型FPGA設計GPS接收機的實際設計和調試方案，并對此方案進行了論證，同時給出了各個功能模塊的軟硬件實現過程，并對樣機進行了性能指標測試。
上傳時間： 2013-04-24
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瑞芯Rknano主要技術參數 ARM + Hardware Accelerator ，最大主頻120M 支持8/16位LCD，支持MCU屏，最大分辨率160x128 支持SD、I2S、I2C接口，內置PWM控制器 8bit ECC NAND FLASH控制器，支持4片選，SLC/MCL
上傳時間： 2013-04-24
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FPGA器件在通信、消費類電子等領域應用越來越廣泛，隨著FPGA規模的增大、功能的加強對時鐘的要求也越來越高。在FPGA中嵌入時鐘發生器對解決該問題是一個不錯的選擇。本論文首先，描述并分析了電荷泵鎖相環時鐘發生器的體系結構、組成單元及各單元的非理想特性；然后討論并分析了電荷泵鎖相環的小信號特性和瞬態特性；并給出了電荷泵鎖相環器件參數的計算表達式。其次，研究了環形振蕩器和鎖相環的相位噪聲特性。由于噪聲性能是時鐘發生器設計中的關鍵指標，本工作對此進行了較為詳細的分析。相位噪聲和抖動是衡量時鐘信號的兩個主要指標。文中從理論上推導了一階鎖相環的噪聲特性，并建立了由噪聲分析抖動和由抖動分析噪聲的解析表達式關系，并討論了環路低噪聲設計的基本原則。在前面討論和分析的基礎上，利用Hynix0.35umCMOS工藝設計了200MHz電荷泵鎖相環時鐘發生器，并進行了仿真。設計中環形振蕩器的延遲單元采用replica偏置結構，把延遲單元輸出擺幅限定在確定范圍，尾電流源采用cascode結構，增強電路對電源和襯底噪聲的抑制作用。通過增加限流管，改善電荷泵中的開關的非理想特性。
上傳時間： 2013-04-24
上傳用戶：變形金剛
利用混沌的對初值和參數敏感、偽隨機以及遍歷等特性設計的加密方案,相對傳統加密方案而言,表現出許多優越性能,尤其在快速置亂和擴散數據方面.目前,大多數混沌密碼傾向于軟件實現,這些實現方案中數據串行處理且吞吐量有限,因而不適合硬件實現.該論文分別介紹了適合FPGA(現場可編程門陣列)并行實現的序列密碼和分組密碼方案.序列密碼方案,對傳統LFSR(線性反饋移位寄存器)進行改進,采用非線性的混沌方程代替LFSR中的線性反饋方程,進而構造出基于混沌偽隨機數發生器的加密算法.分組密碼方案,從圖像置亂的快速性考慮,將兩維混沌映射擴展到三維空間;同時,引入另一種混沌映射對圖像數據進行擴散操作,以有效地抵抗統計和差分攻擊.對于這兩種方案,文中給出了VHDL(硬件描述語言)編程、FPGA片內功能模塊設計、加密效果以及硬件性能分析等.其中,序列密碼硬件實現方案,在不考慮通信延時的情況下,可以達到每秒61.622兆字節的加密速度.實驗結果表明,這兩種加密算法的FPGA實現方案是可行的,并且能夠得到較高的安全性和較快的加密速度.
上傳時間： 2013-04-24
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隨著數字信號處理技術應用的不斷深入，數字信號處理系統的實現面臨著很多挑戰，其中面臨的四個主要問題是：速度、設計規模、功耗和開發周期。因此許多數字信號處理的實現方法被提出，其中基于FPGA的實現技術就是其中的重要技術之一。 本文以數字信號處理系統的實現為應用背景，著重研究了基于FPGA的數字濾波器實現技術。本文分為兩個主要部分： 第一部分以Xilinx公司的FPGA為例，總結了FPGA設計的基本方法及設計流程，并在此基礎上介紹了一種用于產品快速開發的設計方式—基于SystemGenerator的設計方式，這種設計方式向數字信號處理系統的設計者提供了自上而下的FPGA解決方案。 第二部分系統地研究了基于FPGA的數字濾波器實現技術。該部分首先研究了三種適合于FPGA的FIR濾波器實現方法，直接結構、轉置結構及分布式算法。其次，討論了針對直接結構FIR濾波器的乘法器優化技術，CSD編碼和系數分解，以及針對轉置結構FIR濾波器的乘法器優化技術，簡化加法器圖，并結合實例給出了它們的優化效果。再次，介紹了直接結構FIR濾波器中常用多操作數加法實現方法，二叉樹和Wallace樹，并在Wallace樹的基礎上提出了一種適合于FPGA的1比特多操作數加法結構，這種實現結構在實現采樣字長與系數字長均為l比特的FIR濾波器時，使FPGA的資源利用率得到明顯提高。最后還給出了三種FIR濾波器實現方法在FPGA中應用的優缺點及其適用性，并給出了一個帶通濾波器的設計實例。 論文的研究成果已應用于“北斗一號”導航定位接收機中。
上傳時間： 2013-08-01
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本文結合工程需要詳細論述了一種數字相位計的實現方法，該方法是基于FPGA(現場可編程門陣列)芯片運用FFT(快速傅立葉變換)算法完成的。首先，從相位測量的原理出發，分析了傳統相位計的缺點，給出了一種高可靠性的相位檢測實用算法，其算法核心是對采集信號進行FFT變換，通過頻譜分析，實現對參考信號和測量信號初相位的檢測，并同時闡述了FPGA在實現數字相位計核心FFT算法中的優勢。在優化的硬件結構中，利用多個乘法器并行運算的方式加快了蝶形運算單元的運算速度；內置雙端口RAM、旋轉因子ROM使數據存儲的速度得到提高；采用了流水線的工作方式使數據的存儲、運算在時間上達到匹配。整個設計采用VHDL(超高速硬件描述語言)語言作為系統內部硬件結構的描述手段，在Altera的QuartusⅡ軟件支持下完成。仿真結果表明，基于FPGA實現的FFT算法無論在速度和精度上都滿足了相位測量的需要，其運算64點數據僅需27.5us，最大誤差在1％之內。
上傳時間： 2013-05-16
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合成孔徑雷達的實時信號處理系統,可以分成相對獨立的幾個階段,即A/D變換和緩存、距離向預處理器、方位向預處理器、距離向壓縮處理、轉置存儲器、方位向壓縮處理、逆轉置存儲器.合成孔徑雷達預處理的目的,就是緩解高處理數據率和低傳輸數據率的矛盾,使得在不太影響成像質量的前提下,盡量減少傳輸的數據率,有利于后續處理的硬件實現,做到實時處理.論文結合電子所合成孔徑雷達實時成像處理系統,設計開發了基于Xilinx Virtex-E FPGA的星載SAR高速預處理板,該信號處理板處理能力強,結構緊湊,運行效率高;其硬件電路的設計思路和結構形式有很強的通用性和使用價值.論文重點研究了預處理的核心部分—固定系數FIR濾波器的設計問題.而固定系數FIR濾波器的實現問題的重點又是FPGA內部的固定系數FIP濾波器實現問題,針對FPGA內部的查找表資源,我們選擇目前流行的分布式算法來實現FIR濾波器的設計.對比于預處理器中其他濾波器設計方案,基于FPGA分布式算法的FIR濾波器的設計,避免了乘累加運算,提高了系統運行的速度并且節省了大量的FPGA資源.并且由于FPGA可編程的特性,所以可以靈活的改變濾波器的系數和階數.所設計的電路簡單高速,工作正常、可靠,完全滿足了預處理器設計的技術要求.隨著超大規模集成電路技術,高密度存儲器技術,計算機技術的發展,一個全數字化的機載實時成像處理系統的研制,已經不是非常困難的事情了.而在現有條件下,全數字化的高分辨率星載實時成像處理系統的研制,將是一個非常具有挑戰意義的課題,論文以星載SAR的預處理器設計為例,拋磚引玉,希望對未來全數字化星載實時成像處理系統的研制起到一定參考價值.
上傳時間： 2013-07-03
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SignalTap II 內嵌邏輯分析儀是Altera 公司Quartus II 軟件中內嵌的一種調試程序,通過把一段執行邏輯分析功能 的代碼和客戶的設計組合在一起編譯、布局布線,完成傳統邏輯分析儀的功能。介紹了SignalTap II 的基本內容、實現原理以及 在實際工程中的應用環境。結合ATM交換矩陣的設計實例,詳細闡述了用SignalTapII 對FPGA 調試的具體方法和調試步驟, 以及在工程中的使用全過程。分析比較了該方法與傳統的外置式邏輯分析儀的優劣,對SignalTap II 應用條件進行了闡述。
標簽： SignalTapII FPGA 邏輯分析儀 調試
上傳時間： 2013-07-13
上傳用戶：古谷仁美
近年來，隨著嵌入式系統的快速發展，越來越多的嵌入式設備被用于工業控制、智能家居等領域。同時伴隨著網絡技術的發展，嵌入式設備通過網絡接入局域網或者Internet已經逐步成為發展的趨勢。通過在嵌入式設備中內置Web服務器，用戶可以在任何一臺聯網的計算機上通過瀏覽器來獲取設備的信息，用戶還可以通過網絡對設備進行配置和管理。因此研究和開發嵌入式Web服務器具有重要的實際意義和應用價值。 本文在S3C44BOX開發板上使用μClinux操作系統作為開發平臺，開發并實現了嵌入式Web服務器。文中提出了2種實現方案，一種是基于boa的嵌入式Web服務器，所做的主要工作是boa在gClinux中的移植和CGI的編寫，在此基礎上實現了動、靜態頁面的生成和簡單的控制功能。另一種方案是基于HTTP協議和socket編程所開發的嵌入式Web服務器，在此方案中實現了HTTP協議的GET和POST請求方式，能夠生成簡單的動態頁面，實現了歷史數據的保存功能，還能夠根據用戶在瀏覽器端的請求進行相應的控制和管理。 論文首先對嵌入式Web服務器的體系結構進行了分析，然后介紹了S3C44BOX硬件開發平臺，并分析了bootloader的基本原理和實現過程。隨后對μClinux操作系統的特點和網卡驅動程序進行了分析，并著重介紹了μClinux的移植過程。在第五章，論文詳細分析了TCP/IP和HTTP的原理和工作機制，并介紹了Web服務器中CGI的工作原理，最后分析了boa服務器的移植和CGI程序的編寫以及Web服務器的測試等。在第六章，在HTTP協議分析和網絡編程的基礎上，提出了嵌入式Web服務器的設計思想、程序流程圖，重點分析了Web服務器主程序流程、動態頁面的生成、歷史數據查詢的實現等，也分析了Web服務器中各種控制功能的實現流程，最后給出了Web服務器的測試結果。
上傳時間： 2013-05-17
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