介紹Verilog HDL, 內(nèi)容包括：
– Verilog應(yīng)用
– Verilog語(yǔ)言的構(gòu)成元素
– 結(jié)構(gòu)級(jí)描述及仿真
– 行為級(jí)描述及仿真
– 延時(shí)的特點(diǎn)及說明
– 介紹Verilog testbench
• 激勵(lì)和控制和描述
• 結(jié)果的產(chǎn)生及驗(yàn)證
– 任務(wù)task及函數(shù)function
– 用戶定義的基本單元(primitive)
– 可綜合的Verilog描述風(fēng)格
標(biāo)簽：
Verilog
HDL
仿真
語(yǔ)言
上傳時(shí)間：
2013-12-19
上傳用戶：shanml
