目前,以互聯網業務為代表的網絡應用,正快速地向包括數據、語音、圖像的綜合寬帶多媒體方向發展,構建寬帶化、大容量、全業務、智能化的現代通信網絡已成為大勢所趨.寬帶無線接入(BWA)憑借其組網快速靈活、運營維護方便及成本較低等競爭優勢,迅速成為市場熱點,各種微波、無線通信領域的先進手段和方法不斷引入,各種寬帶無線接入技術迅速涌現.由于BWA要用于非視距傳輸,所以必須考慮無線信道的多經效應.而OFDM技術憑借著魯棒的對抗頻率選擇性衰落能力和極高頻譜效率引起了學術界和工業界的高度重視.其基本思想是把調制在單載波上的高速串行數據流,分成多路低速的數據流,調制到多個正交載波上并行傳輸,這樣在傳輸時,雖然整個信道是頻率選擇性衰落,但是各個子信道卻是平坦衰落,有效對抗了多經效應,同時由于各個子載波是正交的,極大提高了頻譜效率.可以預料的是,隨著通信系統將向基于IPv6核心網的全IP包的傳輸方向發展,越來越多的通信系統將具有"突發模式"的特征.本文關注的正是突發OFDM系統接收機設計和實現.由于IEEE 802.11a無線局域網是OFDM技術第一次真正的應用于突發系統,實現了面向IP的無線寬帶傳輸,所以基于IEEE 802.11a的突發OFDM系統有著重要的借鑒和研究價值,本文也正是圍繞著這個中心而展開.本文的各章節安排如下:在第一章中主要介紹OFDM的技術原理和在寬帶無線接入中的應用,同時引出本文所關注的突發OFDM接收機設計.在第二章中先介紹了相干接收和信道估計的概念,重點分析了本文所采用的WLAN信道模型和信道估計算法,然后在得到同步誤差表達式的基礎上,先用星座圖直觀的表現OFDM系統中各種同步誤差的影響,再從信噪比損失的角度對符種同步誤差進行分析.第三章是本文的重點之一,在本章中對基于IEEE 802.11a的各種同步算法包括幀檢測和符號定時、載波同步和采樣時鐘同步進行仿真和比較,并針對適合FPGA實現的同步算法進行了重點的分析.第四章也是本文的重點之一,提出了整個OFDM系統平臺的硬件結構和基于IEEE 802.11a的接收機FPGA設計方案,然后從整體上介紹了接收機的實現結構,并給出了接收機各個模塊的具體設計,最后對整個系統調試過程和測試結果進行了分析.
上傳時間： 2013-04-24
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用戶對寬帶無線接入業務、尤其是對于寬帶無線化以及移動化的需求日益增加,使無線寬帶接入技術WiMAX(World interoperability for Microwave Access,即全球微波接入互操作性技術)應運而生、迅猛發展,成為這兩年業界關注的焦點。除了通常的互聯網接入應用外,它還將在提供IPTV和VOIP等寬帶業務方面取得成功,它還有可能成為一種先進的4G蜂窩電話技術。WiMAX未來將進入蜂窩電話、筆記本電腦和機頂盒等應用中。 本文在介紹WiMAX傳輸標準802.16d基礎上,詳細闡述了WiMAX接收機中信道解調芯片中的自動增益控制(Automatic Gain Control,AGC)部分。首先介紹了自動增益控制系統的基本組成和其主要特性指標,通過對一個步進式AGC的分析,得到AGC模型的輸出公式。然后針對WiMAX接收機內AGC系統中的模數轉換器以及AGC電路進行介紹和理論分析。本文采用SPW(Signal Processing WorkSystem)模型對AGC電路基本結構的算法分析,并結合仿真結果對AGC電路做了詳盡解說并對參數進行了解釋說明。 最后給出了基于SPW和FPGA(Field Programmable Gate Array)驗證的結果。通過SPW對AGC進行了單獨的性能測試,并結合整個系統的性能測試來說明AGC可以和系統的其他模塊協同工作。在FPGA測試中,可以證明用Verilog實現后AGC也同樣能較好的工作。 本文實現的基于導頻的步進式的數字AGC是針對WiMAX系統的自動增益控制電路提出的解決方案。此算法結合WiMAX系統的傳輸方式,提出的算法具有迅速鎖定信號的特點,能夠滿足WiMAX系統的要求。同時,由于各種關鍵參數設計為寄存器可配的方式,具有很好的靈活性,也就具有了更高的移植性,可以作為一種通用的數字AGC算法。
上傳時間： 2013-04-24
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可編程邏輯芯片特別是現場可編程門陣列(Field-Programmable Gate Array，FPGA)芯片的快速發展，使得新的芯片能夠根據具體應用動態地調整結構以獲得更好的性能，這類芯片稱為動態可重構FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構建的可重構系統在實際應用前還有許多問題需要解決。一個基本的問題就是動態可重構FPGA芯片中的可重構功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。 本文從基本的FPGA芯片結構和CAD算法談起，介紹了可重構計算的概念，建立了可重構計算系統模型和動態可重構FPGA芯片模型，在此模型上提出一個基于劃分和時延驅動的在線布局算法，和一個基于Pathfinder協商擁塞算法的布線算法，來解決動態可重構FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數目的層，然后將這些電路層布局到芯片的每一層，同時確保關鍵路徑的時延最小。實驗結果表明，布局算法與傳統的布局算法(或者文獻[37]中的算法)相比，在時延上平均減少27％，在線長上平均減少34％(或者11％)，在運行時間上平均減少42％(或者97％)。布線算法與傳統的布線算法相比，能夠將線長降低26％，將水平通道寬度降低27％，顯示出較高的性能。
上傳時間： 2013-05-24
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本文以“機車車輛輪對動態檢測裝置”為研究背景，以改進提升裝置性能為目標，研究在Altera公司的FPGA(Field Programmable Gate Array)芯片Cyclone上實現圖像采集控制、圖像處理算法、JPEG(Joint Photographic Expert Group)壓縮編碼標準的基本系統。本文使用硬件描述語言Verilog，以RedLogic的RVDK開發板作為硬件平臺，在開發工具OUARTUS2 6.0和MODELSIM SE 6.1B環境中完成軟核的設計與仿真驗證。 數據采集部分完成的功能是將由模擬攝像機拍攝到的圖像信號進行數字化，然后從數據流中提取有效數據，加以適當裁剪，最后將奇偶場圖像數據合并成幀，存儲到存儲器中。數字化及碼流產生的功能由SAA7113芯片完成，由FPGA對SAA7113芯片初始化設置、控制，并對數字化后的數據進行操作。 圖像處理算法部分考慮到實時性與算法復雜度等因素，從裝置的圖像處理流程中有選擇性地實現了直方圖均衡化、中值濾波與邊緣檢測三種圖像處理算法。 壓縮編碼部分依據JPEG標準基本系統順序編碼模式，在FPGA上實現了DCT(Discrete Cosine Transform)變換、量化、Zig-Zag掃描、直流系數DPCM(Differential Pulse Code Modulation)編碼、交流系數RLC(Run Length code)編碼、霍夫曼編碼等主要步驟，最后用實際的圖像數據塊對系統進行了驗證。
上傳時間： 2013-04-24
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隨著集成電路的設計規模越來越大，FPGA為了滿足這種設計需求，其規模也越做越大，傳統平面結構的FPGA無法滿足實際設計需求。首先是硬件設計上的很難控制，其次就是計算機軟件面臨很大挑戰，所有復雜問題全部集中到布局布線(P&R)這一步，而實際軟件處理過程中，P&R所占的時間比例是相當大的。為了緩解這種軟件和硬件的設計壓力，多層次化結構的FPGA得以采用。所謂層次化就是可配置邏輯單元內部包含多個邏輯單元(相對于傳統的單一邏輯單元)，并且內部的邏輯單元之間共享連線資源，這種結構有利于減少芯片面積和提高布通率。與此同時，FPGA的EDA設計流程也多了一步，那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟，該步驟既可以認為是工藝映射的后處理，也可認為是布局和布線模塊的預處理，這一步不僅需要考慮打包，還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁，該步驟對FPGA的性能影響是相當大的。 本文通過研究和分析影響芯片步通率的各種因素，提出新的FPGA裝箱算法，可以同時減少裝箱后可配置邏輯單元(CLB)外部的線網數和外部使用的引腳數，從而達到減少布線所需的通道數。該算法和以前的算法相比較，無論從面積，還是通道數方面都有一定的改進。算法的時間復雜度仍然是線性的。與此同時本文還對FPGA的可配置邏輯單元內部連線資源做了分析，如何設計可配置邏輯單元內部的連線資源來達到即減少面積又保證芯片的步通率，同時還可以提高運行速度。 另外，本文還提出將電路分解成為多塊，分別下載到各個芯片的解決方案。以解決FPGA由于容量限制，而無法實現某些特定電路原型驗證。該算法綜合考慮影響多塊芯片性能的各個因數，采用較好的目標函數來達到較優結果。
上傳時間： 2013-04-24
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PROFIBUS現場總線技術是當今控制領域的一個熱點。目前國內對于PROFIBUS-DP的應用和研究主要以西門子等國外大公司的成套設備為主，用單片機+固態程序的方法做PROFIBUS-DP接口控制器的技術比較成熟，而自主開發PROFIBUS-DP通用接口的研究卻比較少。針對這一現狀，本論文采用FPGA做控制器，提出了基于FPGA技術的從站接口通信模塊的設計方案，使具有RS-232接口的從站可以通過該接口通信模塊與PROFIBUS-DP主站進行通訊連接。 論文首先對PROFIBUS現場總線技術進行概述，主要從現場總線的技術特點、協議結構、傳輸技術、存取協議等方面進行介紹。對PROFIBUS-DP系統組成和配置、工作方式及數據傳遞、DP的功能和從站狀態機制等進行研究和分析。然后詳細論述了基于PROFIBUS-DP的通信接口的硬件及軟件實現。 在硬件設計中，本文從PROFIBUS協議芯片SPC3實現的具體功能出發，結合EDA(Electronic Design Amomation)設計自項向下的設計思想，給出了總線接口的總體設計方案。同時給出其設計邏輯框圖、算法流程圖、引腳說明以及部分模塊的仿真結果。并充分考慮了硬件的通用性及將來的擴展。 本設計使用VHDL描述，在此基礎之上采用專門的綜合軟件對設計進行了綜合優化，最后在FPGA(Field Programmable Gate Array)芯片EP1C6上得以實現。在軟件設計中，詳細介紹了通信接口的軟件設計實現，包括狀態機的實現、各種通信報文的實現、GSD文件的編寫等。 再通過Siemens公司的CP5611網絡接口卡和PC機做主站，使用COMPROFIBUS組態軟件，組建系統進行通訊測試，得到良好結果。
標簽： PROFIBUSDP FPGA 接口
上傳時間： 2013-05-25
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由于旋轉變壓器的高精度高可靠性等特點，廣泛的應用于如航空、航天、船舶、兵器、雷達、通訊等領域。旋轉變壓器輸出模擬量交流信號，經過數字處理轉換為數字角度信號才能進入計算機或其他控制系統，而這種數字處理比較復雜，采用專用的旋轉變壓器解碼芯片想達到理想的精度通常需要較高的成本，限制了它在其他領域的應用。傳統的角測量系統面臨的問題有：體積、重量、功耗偏大，調試、誤差補償試驗復雜，費用較高。 現場可編程門陣列(FPGA)是近年來迅速發展起來的新型可編程器件。隨著它的不斷應用和發展，也使電子設計的規模和集成度不斷提高。同時也帶來了電子系統設計方法和設計思想的不斷推陳出新。 本文的目的是研究利用FPGA實現旋轉變壓器的硬件解碼算法，設計基于FPGA的旋轉變壓器解碼系統。 在本文所設計的系統中，通過FPGA芯片產生旋轉變壓器的激勵信號，再控制A/D轉換器對旋轉變壓器的模擬信號的數據進行采樣和轉換，并對轉換完的數據進行濾波處理，使用基于CORDIC算法流水線結構設計的反正切函數模塊解算出偏轉角θ，最后通過串行口將解算的偏差角數據輸出。本文還分析了該系統誤差產生的原因和提高系統精度的方法。 實驗結果表明，本文所設計的旋轉變壓器解碼器的硬件組成和軟件實現基本能夠較精確的完成上述的信號轉換和數據運算。
上傳時間： 2013-05-23
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近年來，計算機圖形學應用越來越廣泛，尤其是三維(3D)繪圖。3D繪圖使用3D模型和各種影像處理產生具有三維空間真實感的影像，應用于虛擬真實情況以及多媒體的產品上，且多半是使用低成本的實時3D計算機繪圖技術為基礎。在初期3D圖形學剛起步時，由于圖形簡單，因此可以利用CPU來運算，但隨著圖形學技術的發展，所要繪制的圖形越來越復雜，這時如果單純依賴CPU來處理，不能達到實時的要求，因此需要專門的硬件來加速圖形處理，GPU(圖形處理單元)因此出現了。不過由于3D圖形加速硬件的復雜性和短壽命，這極大地提高了對硬件開發環境的需要。為了更好的對設計進行更改和測試，不能僅僅用專門定制的方法來設計，需要其他的方：硬件描述語言(HDL)和FPGA。 隨著計算機繪圖規模的需要，借助輔助硬件資源，來提高圖形處理單元(GPU)處理速度的需求越來越普遍。自從15年前現場可編程門陣列(FPGA)開始出現以來，其在可編程硬件領域所起的作用越來越大。它們在速度、體積和速度方面都有了很大的提高。這意味著FPGA在以前只能使用專用硬件的場合越來越重要。其中一個應用領域就是3D圖形渲染，在這個研究領域里人們正在利用具有可編程性能的FPGA來幫助改進圖形處理單元(GPU)的性能。 能夠在廉價、可動態重新配置的FPGA上實現復雜算法來輔助硬件設計。本文的設計就是通過在FPGA上實現3維圖形幾何處理管線部分功能來提高圖形處理速度。具體實現中使用硬件描述語言(Verilog HDL)進行邏輯設計，并發現問題解決問題。 本文主要特色如下： 1.針對幾何變換換子系統，提出一種硬件實現方案，該方案能對基本的幾何變換如：平移、縮放、旋轉和投影進行操作。首先構造出總體變換矩陣，隨后進行矩陣乘法運算，再進行投影變換，最后輸出變換座標。提出一種脈動陣列結構，用于兩個矩陣的乘法運算。找到一種快捷的方法來實現矩陣相乘，將能大大提高系統的效率。 2.對于3D圖形裁剪，文中描述了一種裁剪引擎，它能夠處理3D圖形中的裁剪、透視除法以及視口映射的功能。硬件實現的難度取決于裁剪算法的復雜程度。我們在Sutherland-Hodgman裁剪算法的基礎上提出一種新的裁剪算法，該算法通過去除冗余頂點以提高處理速度，同時利用編碼來判斷線段可見性的方法使得硬件實現變得很容易。 3.最后，我們在FPGA上實現了幾何變換以及三維裁剪，并與C語言的模擬結果對比發現結果正確，且三維裁剪能夠以3M個三角形/s的速度運行，滿足了圖形流水中的實時性要求。
上傳時間： 2013-04-24
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采用現場可編程門陣列(FPGA)可以快速實現數字電路，但是用于生成FPGA編程的比特流文件的CAD工具在編制大規模電路時常常需要數小時的時間，以至于許多設計者甚至通過在給定FPGA上采用更多的資源，或者以犧牲電路速度為代價來提高編制速度。電路編制過程中大部分時間花費在布線階段，因此有效的布線算法能極大地減少布線時間。 許多布線算法已經被開發并獲得應用，其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當前最為流行的兩種。然而它們各有缺點：基于SAT的布線算法在可擴展性上有很大缺陷；幾何查找布線算法雖然具有廣泛的拆線重布線能力，但當實際問題具有嚴格的布線約束條件時，它在布線方案的收斂方面存在很大困難。基于此，本文致力于探索一種能有效解決以上問題的新型算法，具體研究工作和結果可歸納如下。 1、在全面調查FPGA結構的最新研究動態的基礎上，確定了一種FPGA布線結構模型，即一個基于SRAM的對稱陣列(島狀)FPGA結構作為研究對象，該模型僅需3個適合的參數即能表示布線結構。為使所有布線算法可在相同平臺上運行，選擇了美國北卡羅來納州微電子中心的20個大規模電路作為基準，并在布線前采用VPR399對每個電路都生成30個布局，從而使所有的布線算法都能夠直接在這些預制電路上運行。 2、詳細研究了四種幾何查找布線算法，即一種基本迷宮布線算法Lee，一種基于協商的性能驅動的布線算法PathFinder，一種快速的時延驅動的布線算法VPR430和一種協商A
上傳時間： 2013-05-18
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當執行機構需要的不是控制量的絕對值，而是控制量的增量（例如去驅動 步進電動機）時，需要用PID的“增量算法”。 增量式PID控制算法可以通過（2-4）式推導出。
上傳時間： 2013-04-24
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