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采用現(xiàn)場(chǎng)可編程門陣列(FPGA)可以快速實(shí)現(xiàn)數(shù)字電路，但是用于生成FPGA編程的比特流文件的CAD工具在編制大規(guī)模電路時(shí)常常需要數(shù)小時(shí)的時(shí)間，以至于許多設(shè)計(jì)者甚至通過在給定FPGA上采用更多的資源，或者以犧牲電路速度為代價(jià)來提高編制速度。電路編制過程中大部分時(shí)間花費(fèi)在布線階段，因此有效的布線算法能極大地減少布線時(shí)間。 許多布線算法已經(jīng)被開發(fā)并獲得應(yīng)用，其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當(dāng)前最為流行的兩種。然而它們各有缺點(diǎn)：基于SAT的布線算法在可擴(kuò)展性上有很大缺陷；幾何查找布線算法雖然具有廣泛的拆線重布線能力，但當(dāng)實(shí)際問題具有嚴(yán)格的布線約束條件時(shí)，它在布線方案的收斂方面存在很大困難。基于此，本文致力于探索一種能有效解決以上問題的新型算法，具體研究工作和結(jié)果可歸納如下。 1、在全面調(diào)查FPGA結(jié)構(gòu)的最新研究動(dòng)態(tài)的基礎(chǔ)上，確定了一種FPGA布線結(jié)構(gòu)模型，即一個(gè)基于SRAM的對(duì)稱陣列(島狀)FPGA結(jié)構(gòu)作為研究對(duì)象，該模型僅需3個(gè)適合的參數(shù)即能表示布線結(jié)構(gòu)。為使所有布線算法可在相同平臺(tái)上運(yùn)行，選擇了美國北卡羅來納州微電子中心的20個(gè)大規(guī)模電路作為基準(zhǔn)，并在布線前采用VPR399對(duì)每個(gè)電路都生成30個(gè)布局，從而使所有的布線算法都能夠直接在這些預(yù)制電路上運(yùn)行。 2、詳細(xì)研究了四種幾何查找布線算法，即一種基本迷宮布線算法Lee，一種基于協(xié)商的性能驅(qū)動(dòng)的布線算法PathFinder，一種快速的時(shí)延驅(qū)動(dòng)的布線算法VPR430和一種協(xié)商A
上傳時(shí)間： 2013-05-18
上傳用戶：ukuk
研究實(shí)現(xiàn)MUSIC算法的DSP＋FPGA、浮點(diǎn)運(yùn)算與定點(diǎn)運(yùn)算混合的硬件設(shè)計(jì)方案。\\r\\n
上傳時(shí)間： 2013-08-08
上傳用戶：wsq921779565
針對(duì)高速數(shù)字信號(hào)處理的要求,提出用FPGA 實(shí)現(xiàn)基- 4FFT 算法,并對(duì)其整體結(jié)構(gòu)、蝶形單\\\\\\\\r\\\\\\\\n元進(jìn)行了分析. 采用蝶算單元輸入并行結(jié)構(gòu)和同址運(yùn)算,能同時(shí)提供蝶形運(yùn)算所需的4 個(gè)操作\\\\\\\\r\\\\\\\\n數(shù),具有最大的數(shù)據(jù)并行性,能提高處理速度 按照旋轉(zhuǎn)因子存放規(guī)則,蝶形運(yùn)算所需的3 個(gè)旋轉(zhuǎn)\\\\\\\\r\\\\\\\\n因子地址相同,且尋址方式簡(jiǎn)單 輸出采取與輸入相似的存儲(chǔ)器 運(yùn)算單元同時(shí)采用3 個(gè)乘法的\\\\\\\\r\\\\\\\\n復(fù)數(shù)運(yùn)算算法來
上傳時(shí)間： 2013-08-08
上傳用戶：gxrui1991
半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場(chǎng)合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請(qǐng)注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負(fù)極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時(shí)，晶片會(huì)發(fā)光而使LED發(fā)亮，如圖六所示。 半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡(jiǎn)介這兩段的製造程序。
上傳時(shí)間： 2014-01-20
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影響數(shù)字信號(hào)處理發(fā)展的最主要因素之一就是處理速度。DFT使計(jì)算機(jī)處理頻域信號(hào)成為可能，但當(dāng)N很大時(shí)，直接計(jì)算N點(diǎn)DFT的計(jì)算量非常大。FFT可使DFT的運(yùn)算量下降幾個(gè)數(shù)量級(jí)，從而使數(shù)字信號(hào)處理的速度大大提高。本文介紹了如何利用高性能數(shù)字信號(hào)處理器實(shí)現(xiàn)FFT算法，給出了程序流程圖及關(guān)鍵程序源碼。該算法采用基2 FFT算法，參數(shù)計(jì)算主要采用查表法，計(jì)算量小，實(shí)時(shí)性高。在電網(wǎng)諧波檢測(cè)應(yīng)用中表明，該方法既能有效地檢測(cè)出電網(wǎng)諧波，又能滿足實(shí)時(shí)性要求。
標(biāo)簽： FFT 算法 電網(wǎng)諧波 檢測(cè)
上傳時(shí)間： 2013-10-21
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線性卷積和線性相關(guān)的FFT算法：一 實(shí)驗(yàn)?zāi)康? 1：掌握FFT基2時(shí)間（或基2頻率）抽選法，理解其提高減少乘法運(yùn)算次數(shù)提高運(yùn)算速度的原理。 2：掌握FFT圓周卷積實(shí)現(xiàn)線性卷積的原理 二 實(shí)驗(yàn)內(nèi)容及要求 1.對(duì)N=2048或4096點(diǎn)的離散時(shí)間信號(hào)x(n)，試用Matlab語言編程分別以DFT和FFT計(jì)算N個(gè)頻率樣值X(k), 比較兩者所用時(shí)間的大小。 2.對(duì)N/2點(diǎn)長(zhǎng)的x(n)和N/2點(diǎn)長(zhǎng)的h(n)，試用Matlab語言編程實(shí)現(xiàn)以圓周卷積代替線性卷積，并比較圓周卷積法和直接計(jì)算線性卷積兩者的運(yùn)算速度。 三預(yù)做實(shí)驗(yàn) 1.FFT與DFT計(jì)算時(shí)間的比較 （1）FFT提高運(yùn)算速度的原理 （2）實(shí)驗(yàn)數(shù)據(jù)與結(jié)論 2.圓周卷積代替線性卷積的有效性實(shí)驗(yàn) （1）圓周卷積代替線性卷積的原理 （2）實(shí)驗(yàn)數(shù)據(jù)和結(jié)論 FFT提高運(yùn)算速度的原理 FFT算法將長(zhǎng)序列的DFT分解為短序列的DFT。N點(diǎn)的DFT先分解為2個(gè)N/2點(diǎn)的DFT，每個(gè)N/2點(diǎn)的DFT又分解為N/4點(diǎn)的DFT，等等。最小變換的點(diǎn)數(shù)即所謂的“基數(shù)”。因此，基數(shù)為2的FFT算法的最小變換（或稱蝶型）是2點(diǎn)的DFT。一般地，對(duì)N點(diǎn)FFT，對(duì)應(yīng)于N個(gè)輸入樣值，有N個(gè)頻域樣值與之對(duì)應(yīng)。
上傳時(shí)間： 2013-10-26
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無線傳感器網(wǎng)絡(luò)的迭代算法
標(biāo)簽： SL-n 無線傳感器網(wǎng)絡(luò) 迭代 算法
上傳時(shí)間： 2013-11-16
上傳用戶：標(biāo)點(diǎn)符號(hào)
提出一種在接收端結(jié)合最大比合并的發(fā)送天線選擇新算法。該算法中，發(fā)送端從N個(gè)可用天線中選擇信道增益最佳的L個(gè)天線，而接收端不進(jìn)行天線選擇并進(jìn)行最大比合并(MRC)。并對(duì)該算法在準(zhǔn)靜態(tài)瑞利衰落信道的成對(duì)差錯(cuò)(PEP)性能進(jìn)行了深入地分析。理論分析和仿真試驗(yàn)證明。盡管發(fā)送端天線選擇對(duì)MIMO系統(tǒng)的分級(jí)階數(shù)會(huì)造成一定程度的損傷，但同不進(jìn)行天線選擇O‘M)相比，應(yīng)用該算法仍能獲得較大的分級(jí)增益，并能明顯提高相同頻譜效率和相同分集階效條件下空時(shí)碼的性能。
上傳時(shí)間： 2013-10-11
上傳用戶：a296386173
半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場(chǎng)合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請(qǐng)注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負(fù)極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時(shí)，晶片會(huì)發(fā)光而使LED發(fā)亮，如圖六所示。 半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡(jiǎn)介這兩段的製造程序。
上傳時(shí)間： 2013-11-04
上傳用戶：372825274
《計(jì)算機(jī)算法基礎(chǔ)》關(guān)于選擇問題算法：找第k小元素，時(shí)間復(fù)雜度為O（n）；
標(biāo)簽： 算法 計(jì)算機(jī) 元素
上傳時(shí)間： 2013-12-31
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