ADS7824是美國BB公司生產(chǎn)的12位開關(guān)電容式逐次逼近型模/數(shù)轉(zhuǎn)換芯片.它具有與CPU的并行/串行接口,功耗低,片上資源豐富,接口靈活等特點.文中詳細介紹了ADS7824的工作原理、引腳定義、工作
上傳時間： 2013-07-08
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u盤 芯片 識別 工具 , 免費 下載
上傳時間： 2013-07-14
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easy，51pro，3.0編程器在2.0的基礎(chǔ)上增加了更多的芯片器件
上傳時間： 2013-07-25
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隨著科學技術(shù)的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統(tǒng)在工業(yè)生產(chǎn)、日常生活、警備與軍事方面的應(yīng)用越來越廣泛。采用基于 FPGA 的SOPC技術(shù)、H．264壓縮編碼技術(shù)和網(wǎng)絡(luò)傳輸控制技術(shù)實現(xiàn)網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)，在穩(wěn)定性、功能、成本與擴展性等方面都有著突出的優(yōu)勢，具有重要的學術(shù)意義與實用意義， 本課題所設(shè)計的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)由以Nios Ⅱ為核心的嵌入式圖像服務(wù)器、相關(guān)網(wǎng)絡(luò)設(shè)備與若干PC機客戶端組成。嵌入式圖像服務(wù)器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續(xù)監(jiān)聽網(wǎng)絡(luò)。PC機客戶端可通過網(wǎng)絡(luò)對服務(wù)器進行遠程訪問，接收編碼數(shù)據(jù)，使用H．264解碼算法重建圖像并實時顯示，使監(jiān)控人員有效地掌握現(xiàn)場情況， 在嵌入式圖像服務(wù)器設(shè)計階段，本文首先進行了芯片選型與開發(fā)平臺選擇。然后構(gòu)建圖像采集子系統(tǒng)，采用雙緩存乒乓交換的方法設(shè)計圖像采集用戶自定義模塊。接著設(shè)計雙Nios Ⅱ架構(gòu)的SOPC系統(tǒng)，闡述了雙軟核設(shè)計中定制連接、內(nèi)存芯片共享、數(shù)據(jù)搬移、通信與互斥的解決方法。同時完成了網(wǎng)絡(luò)服務(wù)器的設(shè)計，采用μC/OS-Ⅱ進行多任務(wù)的管理與調(diào)度， H．264視頻壓縮編解碼算法設(shè)計與實現(xiàn)是本文的重點。文中首先分析H．264．標準，規(guī)劃編解碼器結(jié)構(gòu)。接著設(shè)計了16×16幀內(nèi)預(yù)測算法，并設(shè)計宏塊掃描方式，采用兩次判決策略進行預(yù)測模式選擇。然后設(shè)計4×4子塊掃描方式，編寫整數(shù)變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結(jié)合的方案，針對除拖尾系數(shù)之外的非零系數(shù)值編碼子算法，實現(xiàn)了一種基于表示范圍判別的編碼方法。最后設(shè)計了網(wǎng)絡(luò)傳輸?shù)拇a流組成格式，并針對編碼算法設(shè)計相應(yīng)解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數(shù)下壓縮率與失真度的變化。 算法驗證完成后，本文進行了PC機客戶端設(shè)計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務(wù)器與若干客戶端接入網(wǎng)絡(luò)進行聯(lián)合調(diào)試，構(gòu)建完整的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)， 實驗結(jié)果表明，本系統(tǒng)視頻壓縮率高，監(jiān)控圖像質(zhì)量良好，充分證明了系統(tǒng)軟硬件與圖像編解碼算法設(shè)計成功。本系統(tǒng)具有成本低、擴展性好及適用范圍廣等優(yōu)點，發(fā)展前景十分廣闊。
標簽： FPGA 264 網(wǎng)絡(luò)視頻監(jiān)控 實現(xiàn)研究
上傳時間： 2013-08-03
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本文對16QAM基帶Modem的FPGA芯片設(shè)計進行了研究與論述.首先介紹了16QAM調(diào)制的原理和16QAM基帶Modem的FPGA芯片總體設(shè)計,以及一些FPGA設(shè)計的基本原則.接著介紹了高性能濾波器的FPGA設(shè)計方法,并采用多相結(jié)構(gòu)濾波器和分布式算法(DA)設(shè)計了發(fā)送端平方根升余弦滾降濾波器.然后介紹了自適應(yīng)盲均衡器的設(shè)計,該均衡器是一個復(fù)數(shù)結(jié)構(gòu)的橫向濾波器,采用復(fù)用抽頭的結(jié)構(gòu)來節(jié)省資源,本文對自適應(yīng)均衡器的核心運算單元-采用booth編碼算法設(shè)計的高性能乘累加(MAC)運算單元進行了詳細描述.接下來介紹了載波恢復(fù)環(huán)路的FPGA設(shè)計,這是一個數(shù)字二階鎖相環(huán),本文推導(dǎo)了數(shù)字二階鎖相環(huán)和模擬二階鎖相環(huán)的對應(yīng)關(guān)系.DD相位檢測算法中的反正切函數(shù)tan
上傳時間： 2013-04-24
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非常不錯的過零檢測芯片，DIP8封裝，外圍器件極少
上傳時間： 2013-04-24
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NEC芯片資料79F8513，芯片學習資料，共閱參考！
上傳時間： 2013-04-24
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現(xiàn)場可編程門陣列(FPGA)器件是能通過對其進行編程實現(xiàn)具有用戶規(guī)定功能的電路，特別適合集成電路的新品開發(fā)和小批量ASIC電路的生產(chǎn)。近幾年來，F(xiàn)PGA的發(fā)展非常迅速，但目前國內(nèi)廠商所使用的FPGA芯片主要還是從國外進口，這種狀況除了給生產(chǎn)廠家?guī)砗艽蟮某杀緣毫σ酝猓瑫r也影響到國家信息產(chǎn)業(yè)的保密和安全問題，因此在國內(nèi)自主研發(fā)FPGA便成為一種必然的趨勢。 基于上述現(xiàn)實狀況及國內(nèi)市場的巨大需求，中國電子科技集團公司第58研究所近年來對FPGA進行了專項研究，本論文正是作為58所專項的一部分研究工作的總結(jié)。本文深入研究了FPGA的相關(guān)設(shè)計技術(shù)，并進行了實際的FPGA器件設(shè)計，研究工作的重點是在華潤上華(CSMC)0.5μm標準CMOS工藝基礎(chǔ)上進行具有6000有效門的FPGA的電路設(shè)計與仿真。 論文首先闡述了可編程邏輯器件的基本結(jié)構(gòu)，就可編程邏輯器件的發(fā)展過程及其器件分類，對可編程只讀存儲器、現(xiàn)場可編程邏輯陣列、可編程陣列邏輯、通用邏輯陣列和復(fù)雜PLD等的基本結(jié)構(gòu)特點進行了討論。接著討論了FPGA的基本結(jié)構(gòu)與分類及它的編程技術(shù)，另外還闡述了FPGA的集成度和速率等相關(guān)問題。并根據(jù)實際指標要求確定本文研究目標FPGA的基本結(jié)構(gòu)和它的編程技術(shù)，在華潤上華0.5μm標準CMOS工藝的基礎(chǔ)上，進行一款FPGA芯片的設(shè)計研究工作。進行了可編程邏輯單元的基本結(jié)構(gòu)的設(shè)計，并用CMOS邏輯和NMOS傳輸管邏輯實現(xiàn)了函數(shù)發(fā)生器、快速進位鏈和觸發(fā)器的電路設(shè)計，并對其進行了仿真，達到了預(yù)期的目標。
上傳時間： 2013-07-18
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近年來,隨著微電子技術(shù)的高速發(fā)展,數(shù)字圖像壓縮編碼技術(shù)的逐漸成熟,實時圖象處理在多媒體、HDTV、圖像通信等領(lǐng)域有著越來越廣泛的應(yīng)用,圖像壓縮/解壓的IC芯片也已成為多媒體技術(shù)的核心,實現(xiàn)這些算法芯片的研究成為信息產(chǎn)業(yè)的新熱點.該文基于FPGA設(shè)計了JPEG圖像壓縮編解碼芯片,通過改進算法優(yōu)化結(jié)構(gòu),在合理地利用硬件資源的條件下,有效地挖掘出算法內(nèi)在的并行性.在JPEG編碼器設(shè)計中,改進了JEONG的DCT變換算法,采用流水線優(yōu)化算法解決時間并行性問題,提高了DCT/IDCT模塊的運算速度;設(shè)計了基于查找表結(jié)構(gòu)的定點乘法器,便于在設(shè)計中共享乘法單元,以適應(yīng)流水線設(shè)計的要求;依據(jù)Huffman編碼表的規(guī)律性,采用并行查找表結(jié)構(gòu),用較少的存儲單元完成Huffman編解碼的運算,同時也提高了編解碼速度.在JPEG解碼器設(shè)計中,根據(jù)Huffman碼字本身的特點和JPEG標準,設(shè)計了一種Huffman碼字分組結(jié)構(gòu),基于該結(jié)構(gòu)提出分組Huffman查找表及地址編碼的設(shè)計方法,進而完成了新的快速Huffman解碼算法及其模塊設(shè)計.整個設(shè)計及其各個模塊都在ALTERA公司的EDA工具QUARTUSII平臺上進行了邏輯綜合及功能和時序仿真.綜合和仿真結(jié)果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達到了較高的工作頻率,在速度和資源利用率方面均達到了較優(yōu)的狀態(tài),可滿足實時JPEG圖像編解碼的要求.在邏輯設(shè)計的基礎(chǔ)上,該設(shè)計可以進一步作硬件仿真和實驗,將源代碼燒錄進FPGA芯片,作為獨立器件或有自主知識產(chǎn)權(quán)的JPEG IP模塊,應(yīng)用于可視電話、手機和會議電視等低成本JPEG編解碼系統(tǒng)的實現(xiàn).
上傳時間： 2013-05-31
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該文探討了以FPGA(Field Programmable Gates Array)為平臺,使用HDL(Hardware Description Language)語言設(shè)計并實現(xiàn)符合JPEG靜態(tài)圖象壓縮算法基本模式標準的圖象壓縮芯片.在簡要介紹JPEG基本模式標準和FPGA設(shè)計流程的基礎(chǔ)上,針對JPEG基本模式硬件編碼器傳統(tǒng)結(jié)構(gòu)的缺點,提出了一種新的改進結(jié)構(gòu).JPEG基本模式硬件編碼器改進結(jié)構(gòu)的設(shè)計思想、設(shè)計結(jié)構(gòu)和Verilog設(shè)計實現(xiàn)在其后章節(jié)中進行了詳細闡述,并分別給出了改進結(jié)構(gòu)中各個模塊的單獨測試結(jié)果.在該文的測試部分,闡述利用實際圖像作為輸入,從FPGA的輸出得到了正確的壓縮圖像,計算了相應(yīng)的圖像壓縮速度和圖象質(zhì)量指標,并與軟件壓縮的速度和結(jié)果做了對比,提出了未來的改進建議.
上傳時間： 2013-04-24
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