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簡(jiǎn)易頻率計(jì)

  • PCB可測性設計布線規則之建議―從源頭改善可測率

    P C B 可測性設計布線規則之建議― ― 從源頭改善可測率PCB 設計除需考慮功能性與安全性等要求外,亦需考慮可生產與可測試。這里提供可測性設計建議供設計布線工程師參考。1. 每一個銅箔電路支點,至少需要一個可測試點。如無對應的測試點,將可導致與之相關的開短路不可檢出,并且與之相連的零件會因無測試點而不可測。2. 雙面治具會增加制作成本,且上針板的測試針定位準確度差。所以Layout 時應通過Via Hole 盡可能將測試點放置于同一面。這樣就只要做單面治具即可。3. 測試選點優先級:A.測墊(Test Pad) B.通孔(Through Hole) C.零件腳(Component Lead) D.貫穿孔(Via Hole)(未Mask)。而對于零件腳,應以AI 零件腳及其它較細較短腳為優先,較粗或較長的引腳接觸性誤判多。4. PCB 厚度至少要62mil(1.35mm),厚度少于此值之PCB 容易板彎變形,影響測點精準度,制作治具需特殊處理。5. 避免將測點置于SMT 之PAD 上,因SMT 零件會偏移,故不可靠,且易傷及零件。6. 避免使用過長零件腳(>170mil(4.3mm))或過大的孔(直徑>1.5mm)為測點。7. 對于電池(Battery)最好預留Jumper,在ICT 測試時能有效隔離電池的影響。8. 定位孔要求:(a) 定位孔(Tooling Hole)直徑最好為125mil(3.175mm)及其以上。(b) 每一片PCB 須有2 個定位孔和一個防呆孔(也可說成定位孔,用以預防將PCB反放而導致機器壓破板),且孔內不能沾錫。(c) 選擇以對角線,距離最遠之2 孔為定位孔。(d) 各定位孔(含防呆孔)不應設計成中心對稱,即PCB 旋轉180 度角后仍能放入PCB,這樣,作業員易于反放而致機器壓破板)9. 測試點要求:(e) 兩測點或測點與預鉆孔之中心距不得小于50mil(1.27mm),否則有一測點無法植針。以大于100mil(2.54mm)為佳,其次是75mil(1.905mm)。(f) 測點應離其附近零件(位于同一面者)至少100mil,如為高于3mm 零件,則應至少間距120mil,方便治具制作。(g) 測點應平均分布于PCB 表面,避免局部密度過高,影響治具測試時測試針壓力平衡。(h) 測點直徑最好能不小于35mil(0.9mm),如在上針板,則最好不小于40mil(1.00mm),圓形、正方形均可。小于0.030”(30mil)之測點需額外加工,以導正目標。(i) 測點的Pad 及Via 不應有防焊漆(Solder Mask)。(j) 測點應離板邊或折邊至少100mil。(k) 錫點被實踐證實是最好的測試探針接觸點。因為錫的氧化物較輕且容易刺穿。以錫點作測試點,因接觸不良導致誤判的機會極少且可延長探針使用壽命。錫點尤其以PCB 光板制作時的噴錫點最佳。PCB 裸銅測點,高溫后已氧化,且其硬度高,所以探針接觸電阻變化而致測試誤判率很高。如果裸銅測點在SMT 時加上錫膏再經回流焊固化為錫點,雖可大幅改善,但因助焊劑或吃錫不完全的緣故,仍會出現較多的接觸誤判。

    標簽: PCB 可測性設計 布線規則

    上傳時間: 2014-01-14

    上傳用戶:cylnpy

  • (1)輸入E條弧<j,k>,建立AOE-網的存儲結構 (2)從源點v出發,令ve[0]=0,按拓撲排序求其余各項頂點的最早發生時間ve[i](1<=i<=n-1).如果得到的拓

    (1)輸入E條弧<j,k>,建立AOE-網的存儲結構 (2)從源點v出發,令ve[0]=0,按拓撲排序求其余各項頂點的最早發生時間ve[i](1<=i<=n-1).如果得到的拓樸有序序列中頂點個數小于網中頂點數n,則說明網中存在環,不能求關鍵路徑,算法終止 否則執行步驟(3)(3)從匯點v出發,令vl[n-1]=ve[n-1],按逆拓樸排序求其余各頂點的最遲發生時間vl[i](n-2>=i>=2). (4)根據各頂點的ve和vl值,求每條弧s的最早發生時間e(s)和最遲開始時間l(s).若某條弧滿足條件e(s)=l(s),則為關鍵活動.

    標簽: lt ve AOE gt

    上傳時間: 2014-11-28

    上傳用戶:fredguo

  • 此為簡單的32進制轉換技巧,善加瞭解後知道要點後,即可製做出不同的進制計算需求.

    此為簡單的32進制轉換技巧,善加瞭解後知道要點後,即可製做出不同的進制計算需求.

    標簽:

    上傳時間: 2015-03-28

    上傳用戶:wweqas

  • PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: 為確保產品之製造性, R&D在設計階段必須遵循Layout相關規範, 以利製造單位能順利生產, 確保產品良率

    PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: 為確保產品之製造性, R&D在設計階段必須遵循Layout相關規範, 以利製造單位能順利生產, 確保產品良率, 降低因設計而重工之浪費.

    標簽: Layout 1.70 Rule PCB

    上傳時間: 2015-05-23

    上傳用戶:it男一枚

  • 這是一個簡單的小工具,有點類似我們使用form方式設計時,使用behaver方式讓各個form作轉場特效一樣,不過這個工具是針對各個movie clip,相信對一些Art設計師有一定的幫助囉, 使

    這是一個簡單的小工具,有點類似我們使用form方式設計時,使用behaver方式讓各個form作轉場特效一樣,不過這個工具是針對各個movie clip,相信對一些Art設計師有一定的幫助囉, 使用的是Transition manager方式完成,相信不久會有利用tween class方式的程式產生器吧..其實我還蠻需要的...因為help檔沒有,有時要參考指令,都要上網查一次

    標簽: form behaver movie clip

    上傳時間: 2013-12-17

    上傳用戶:hasan2015

  • Eclipse的簡易安裝教學

    Eclipse的簡易安裝教學,希望對完全的入門新手有幫助

    標簽: Eclipse

    上傳時間: 2015-07-01

    上傳用戶:362279997

  • 計算複利息,初學者看了一定明白,因為十1分易學易明易睇

    計算複利息,初學者看了一定明白,因為十1分易學易明易睇

    標簽:

    上傳時間: 2015-08-04

    上傳用戶:zhengjian

  • 本程式為使用Verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經過系統驗證.

    本程式為使用Verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經過系統驗證.

    標簽: DRAM Verilog 控制 程式

    上傳時間: 2014-01-14

    上傳用戶:tzl1975

  • 鄰接矩陣類的根是A d j a c e n c y W D i g r a p h

    鄰接矩陣類的根是A d j a c e n c y W D i g r a p h,因此從這個類開始。程序1 2 - 1給出了類的描述。程 序中,先用程序1 - 1 3中函數Make2DArray 為二組數組a 分配空間,然后對數組a 初始化,以描述 一個n 頂點、沒有邊的圖的鄰接矩陣,其復雜性為( n2 )。該代碼沒有捕獲可能由M a k e 2 D A r r a y 引發的異常。在析構函數中調用了程序1 - 1 4中的二維數組釋放函數D e l e t e 2 D

    標簽: 矩陣

    上傳時間: 2013-12-21

    上傳用戶:lanjisu111

  • Lwip協議與設計實現[繁] 修改自 簡體版本 修改常用語 等 以方便繁體網友 [chao chi]

    Lwip協議與設計實現[繁] 修改自 簡體版本 修改常用語 等 以方便繁體網友 [chao chi]

    標簽: Lwip chao chi 修改

    上傳時間: 2015-11-01

    上傳用戶:xuan‘nian

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